CN109427687B - 半导体元件的制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件的制作方法，其步骤包含：提供一电容结构、在该电容结构上形成一导体层、对该导体层进行氢掺杂制作工艺、该氢掺杂制作工艺之后在该导体层上形成一金属层、及图形化该金属层、该导体层，形成一上电极板。

Description

半导体元件的制作方法
技术领域
本发明涉及一种半导体元件制作方法，特别是涉及一种制作动态随机存取存储器中的电容结构的方法。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)是以1个晶体管加上1个电容来存储1个位(1bit)的数据，因为其电容中的电荷会随着时间流失，故使用时必须要周期性地补充电源(refresh)来保持存储的内容，故称之为动态(Dynamic)。DRAM的构造较为简单，单纯使用1个晶体管加上1个电容来存储1个位的数据，故其制作成本相对较低。然而，DRAM的存取速度相对较慢，电容充电放电需要较长的时间，因此其多应用在对容量要求较高但是对速度要求较低的存储器需求中，例如个人电脑主机板上。
由于DRAM需要周期性的再充电动作来保存存储的数据，故其运作会有额外的能耗，且随着DRAM的速度、效能以及集成度越来越高，此再充电动作的能耗占DRAM整体能耗的比例也越来越高，甚至可以高达整体能耗的20％的比例。故此，如何能够降低DRAM的再充电频率以期能降低DRAM的能耗成为了现在业界努力研究开发的课题。
发明内容
有鉴于前述DRAM再充电动作所导致的能耗问题，本发明于此提出了一种新的制作工艺方法，其经由在DRAM电容结构上方的导体层中掺杂氢来改善其所需的再充电率(refresh rate)，因此能够降低再充电动作所需的能耗。
本发明的其中的一目的在于提出一种半导体元件的制作方法，其步骤包含提供一基板，其上具有至少一电容结构，其中该电容结构包含一下电极层、一电容绝缘层、以及一上电极；在该上电极层上形成一导体层；对该导体层进行氢掺杂制作工艺；在该氢掺杂制作工艺之后在该导体层上形成一金属层；以及图形化该金属层、该导体层、该上电极、以及该电容绝缘层以形成一上电极板。
本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1至图5为截面示意图，其依序绘示出根据本发明实施例一半导体元件制作方法的制作流程。
需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
主要元件符号说明
100 基底
101 存储单元区域
102 周边区域
103 隔离结构
104 存储节点接触结构
106 电容连接垫
108 间隔结构
110 电容结构
112 电容单元
114 下电极层
116 电容绝缘层
118 上电极层
120 支撑结构
122 导体层
124 金属层
126 氧化层
130 上电极板
132 金属沉积前介电层
134 接触结构
S/D 源/漏极掺杂区
P1 氢掺杂制作工艺
P2 光刻蚀刻制作工艺
WL 字符线
具体实施方式
在下文的本发明细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类的实施例会说明足够的细节，使该领域的一般技术人士得以具以实施。为了图例清楚之故，图示中可能有部分元件的厚度会加以夸大。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。
上述说明的用意在于区别「蚀刻」与「移除」两词。当蚀刻某材料时，制作工艺完成后至少会有部分的该材料于留下来。相较之下，当移除某材料时，基本上所有的该材料在该制作工艺中都会被移除。然而在某些实施例中，「移除」一词也可能会有含括蚀刻意涵的广义解释。
文中所说明的「基底」、「半导体基底」或「晶片」等词通常大多为硅基底或是硅晶片。然而，「基底」、或「晶片」等词也可能指的是任何半导体材质，诸如锗、砷化锗、磷化铟等种类的材料。在其他实施例中，「基底」、或「晶片」等词也可能指的是非导体类的玻璃或是蓝宝石基板等材料。基底上也可能形成有多种的层结构，在未具备特殊用途或与发明相关的前提下，基底一词将概括该些层结构。此外，文中所使用的「电容」一词在动态随机存取存储器(dynamic random access memory,DRAM)的架构中即为存储节点(storage node)，在其他的电子元件或是存储器架构下其可能有不同的名称。
图1至图5为截面示意图，其依序绘示出根据本发明实施例一半导体元件制作方法的制作流程。首先准备一个半导体基底100，其可能包含存储单元(cell)区域101与周边(periphery)区域102。基底100可为硅基板、硅覆绝缘基板(SOI)、锗基板、锗覆绝缘基板(GOI)、硅锗基板等。基底100上形成有隔离结构103，其可能通过形成沟槽再填入绝缘材的方式来形成，其材质可为材质可包含氧化硅、氮化硅、或是氮氧化硅等。隔离结构103在二维平面上界定出了存储单元区域中的主动区域。
基底100中已有预先形成的字符线WL，就凹入式栅极架构而言，其一般埋设在基底中一预定深度位置，并穿过隔离结构103以及主动区域往一方向延伸。字符线WL是作为栅极来控制存储单元的开关，其包含但不限定为掺杂性的半导体材料(如掺杂硅)、金属材(如钨、铝、钛、或钽)、导电性金属材(如氮化钛、氮化钽、或氮化钨)、或是金属半导体化合物(如氮化硅)等。字符线WL两旁的主动区域中可掺入掺质，如P类型或N类型的掺质，来形成源/漏极掺杂区S/D。
源/漏极掺杂区S/D的上方形成有存储节点接触结构104，其材质可包含但不限定为掺杂性半导体材料(如掺杂硅)、金属材(如钨、铝、钛、或钽)、导电性金属材(如氮化钛、氮化钽、或氮化钨)、或是金属半导体化合物(如氮化硅)等。存储节点接触结构104上方更进一步形成有电容连接垫106来与上方的电容结构连接，电容连接垫106的材质可为钨金属。图中的每一个源/漏极掺杂区S/D、存储节点接触结构104以及电容连接垫106的叠层结构都对应到上方的一电容单元，该些叠层结构之间以间隔结构108彼此分隔，如碳氮化硅(SiCN)材质的间隔结构。
一电容结构110形成在存储单元区域101上方，其包含多个电容单元112分别与下方的电容连接垫106连接。在本发明实施例中，每个电容单元112都是由一下电极层114、一电容绝缘层116、以及一上电极层118所构成。下电极层114与上电极层118的材质可为氮化钛(TiN)，其可采用连续流沉积的方式形成，厚度约为50埃
Figure BDA0001397819240000041
电容绝缘层116可为氧化锆(ZrO)与氧化铝(Al2O3)的交互叠层结构(ZAZ)，其以原子层沉积的方式形成在下电极层114与上电极层118之间，厚度约为65埃
Figure BDA0001397819240000042
电容单元112的周围彼此之间可形成有支撑结构120来隔开两者并提供电容结构110所需的结构强度。由于本发明的重点在于对于电容结构110的制作工艺处理，故文中对于上述基底100中的各个部件以及电容结构110的各部件将不作过多的细部说明与制作工艺说明，以避免模糊了本发明焦点。
接着请参照图2，在电容结构110上形成一导体层122来填充电容单元112之间的空间。导体层122的材质可为硅、硅锗(SiGe)、或硅磷(SiP)等，其可采用低压化学气相沉积(Low-pressure chemical vapor deposition,LPCVD)的方式形成在电容结构110的上电极层118的表面上。导体层122中还可以掺杂有硼或磷等元素。
在形成填充用的导体层122后，接下来对导体层122进行一氢掺杂制作工艺P1，例如一等离子体掺杂(plasma doping)或是离子注入(ion implant)制作工艺，以在导体层122中导入氢元素。此氢掺杂制作工艺P1的掺杂剂量介于1×1015～1×1017(/cm2)之间，其使用的掺杂能量则介于100eV～20KeV之间。在本发明实施例中，在导体层122中导入氢成分将可有效避免电容单元中存储电荷的流失，进而可减少电容的再充电率，降低DRAM元件运作所需的能耗。再者，此氢掺杂制作工艺P1最好在导体层122形成后就立即进行，如此能达到较佳的氢掺杂功效。如果在后续形成其他层结构后才进行，例如形成其他金属层后才进行，则氢掺杂的功效会大打折扣。此外，氢掺杂制作工艺P1后可以再进行一加热制作工艺，如一温度介于200℃～800℃的退火制作工艺，来促进氢离子在导体层122中的扩散。
请参照图3，在氢掺杂制作工艺P1过后，接下来依序在导体层122上形成一金属层124以及一氧化层126。金属层124可为一低阻值的钨层，厚度约为700埃
Figure BDA0001397819240000051
其可以溅镀方式形成在导体层122上。导体层122与金属层124还可形成一粘着层，如一多晶硅层，来避免金属层124从导体层122上剥离。氧化层126的材质为四乙氧基硅烷(tetraethoxysilane,TEOS)，厚度约为700埃
Figure BDA0001397819240000052
其可以化学气相沉积方式形成在金属层124上，来提供金属层124在进行后续制作工艺前的保护效果。
在金属层124形成后，接下来会进行一光刻蚀刻制作工艺P2来图形化氧化层126、金属层124、导体层122、以及电容结构的上电极层118与电容绝缘层116，以形成一上电极板130。此光刻蚀刻制作工艺会移除周边区域102上不需要的金属层124、导体层122、上电极层118以及电容绝缘层116等部件。
最后，请参照图5，在上电极板130形成后，接下来在整个基底100上形成一金属沉积前介电层132(pre-metal dielectric,PMD)。金属沉积前介电层132可使用CVD制作工艺来形成，其覆盖了整个包含上电极板130的存储单元区域101与周边区域102。金属沉积前介电层132会以一化学机械研磨(chemical mechanical polishing,CMP)制作工艺来将其平坦化，并在之后以光刻蚀刻制作工艺在其位于周边区域102上的部位中形成接触孔与接触结构134，以连接其下方的半导体元件，如位线(bit line)等。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (9)

1.一种半导体元件的制作方法，包含：
提供一基板，该基板上具有至少一电容结构，其中该电容结构包含下电极层、电容绝缘层、以及上电极，该电容结构形成在DRAM存储单元区域上方；
在该上电极层上形成一半导体层；
对该半导体层进行氢掺杂制作工艺；
在该氢掺杂制作工艺之后在该半导体层上形成一金属层；以及
图形化该金属层、该半导体层、该上电极、以及该电容绝缘层以形成一上电极板，
其中该半导体层包含硅、硅锗(SiGe)或硅磷(SiP)。
2.如权利要求1所述的半导体元件的制作方法，其中该半导体层有掺杂硼或磷。
3.如权利要求1所述的半导体元件的制作方法，其中该半导体层是以低压化学气相沉积制作工艺形成。
4.如权利要求1所述的半导体元件的制作方法，其中该金属层包含钨。
5.如权利要求1所述的半导体元件的制作方法，还包含在形成该半导体层后在该金属层上形成一氧化层。
6.如权利要求1所述的半导体元件的制作方法，还包含在形成该上电极板后在该基板上形成一金属沉积前介电层(pre-metal dielectric)。
7.如权利要求1所述的半导体元件的制作方法，还包含在该氢掺杂制作工艺后进行一热制作工艺来加强所掺杂的氢离子的扩散。
8.如权利要求7所述的半导体元件的制作方法，该热制作工艺的温度介于200℃～800℃之间。
9.如权利要求1所述的半导体元件的制作方法，其中该氢掺杂制作工艺的掺杂剂量介于1×1015～1×1017之间，掺杂能量介于100eV～20KeV之间。
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