CN109408452A - 拟态工控处理器及数据处理方法 - Google Patents

Abstract

本发明公开了一种拟态工控处理器及数据处理方法，涉及工控处理器领域，包括：多个CPU内核、总线互连模块、拟态功能模块和多个处理器接口，拟态功能模块单元，实现处理器输入或者输出数据的拟态化计算与处理，当向处理器接口输出数据时，对接收到的多个下行数据进行拟态判决，根据判决结果向处理器接口输出正确状态的下行数据；当接收处理器接口输入数据时，确定流量处理能力满足预设条件的CPU内核的内核标识，再通过总线互联模块将接收到的上行数据发送给与上行数据携带的内核标识所对应的CPU内核。本发明的一种拟态工控处理器，可以对各个CPU内核的输出数据进行判决，输出正确结果，并引入拟态数据流量均衡机制，实现不同异构CPU内核的负荷性能均衡。

Description

拟态工控处理器及数据处理方法

技术领域

本发明涉及工控处理器技术领域，尤其是涉及一种拟态工控处理器及数据处理方法。

背景技术

工控处理器是一种专门在工业环境下应用而设计的数字运算操作的电子装置，其核心是中央处理单元CPU，采用可以编制程序的存储器，用来在其内部存储执行逻辑运算、顺序运算、计时、计数和算术运算等操作的指令。当前，在工控处理器的应用中，除了计算能力、控制能力以外，安全性也是非常重要的指标要素。但现有的工控处理器由于无法防御硬件部件设计中存在的后门、漏洞和缺陷，导致可能会输出错误结果，对工控处理器的整体性能有影响，安全性保护和攻击防御性能差；并且，因为各个独立异构的CPU内核的处理能力存在差异，即使很小，但长时间运行会导致多个CPU内核的性能差累积。

发明内容

有鉴于此，本发明的目的在于提供一种拟态工控处理器及数据处理方法，以缓解了现有技术现有的工控处理器结构由于无法防御硬件部件设计中存在的后门、漏洞和缺陷，导致可能会输出错误结果，对工控处理器的整体性能有影响，安全性保护和攻击防御性能差；因为各个独立异构的CPU内核的处理能力存在差异，长时间运行会导致多个CPU内核的性能差累积的技术问题。

第一方面，本发明实施例提供了一种拟态工控处理器，包括：多个CPU内核、总线互连模块、拟态功能模块和多个处理器接口；

多个所述CPU内核均与所述总线互联模块连接，分别用于向所述总线互联模块发送下行数据，以及，从所述总线互联模块接收上行数据；

所述总线互联模块与所述拟态功能模块连接，所述拟态功能模块包括：多个通道化拟态计算单元；所述总线互联模块用于将所述下行数据发送给根据预设拟态均衡转发规则确定的通道化拟态计算单元；以及，将接收到的上行数据发送给与所述上行数据携带的内核标识所对应的CPU内核；

所述拟态功能模块中的每个所述通道化拟态计算单元分别连接不同的所述处理器接口，每个所述通道化拟态计算单元用于对接收到的多个所述下行数据进行拟态判决，根据判决结果向所述处理器接口输出正确状态的下行数据；以及，确定流量处理能力满足预设条件的CPU内核的内核标识，将所述内核标识和从所述处理器接口接收的上行数据发送给总线互联模块。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，每个所述通道化拟态计算单元包括：通道化拟态判决单元和通道化拟态分发单元；

所述通道化拟态判决单元，用于根据预设判决规则对多个下行数据进行拟态判决，将判决结果为正确状态的下行数据输出给所述通道化拟态分发单元；以及根据所述CPU内核的工作状态确定确定流量处理能力满足预设条件的CPU内核的内核标识；

所述通道化拟态分发单元，用于将与自身连接的处理器接口发送的上行数据和所述内核标识发送给所述总线互联模块。

结合第一方面，本发明实施例提供了第一方面的第二种可能的实施方式，其中，所述拟态功能模块还包括：拟态清洗控制单元和拟态初始化单元；

所述拟态初始化单元，用于配置所述拟态工控处理器的工作状态；

所述拟态清洗控制单元，用于判决结果为异常状态的CPU内核的清洗及恢复，以及控制所述拟态工控处理器内部异常状态的清洗及恢复。

结合第一方面，本发明实施例提供了第一方面的第三种可能的实施方式，其中，所述处理器接口包括：片外存储硬盘接口、片外存储SDRAM接口、显示接口、可扩展外设接口、网络接口和工控总线接口。

第二方面，本发明实施例还提供一种数据处理方法，应用于如第一方面所述的拟态功能模块中的一个通道化拟态计算单元，所述方法包括：

接收所述总线互联模块发送的多个下行数据；

对多个所述下行数据进行拟态判决，得到判决结果；

根据所述判决结果向所述处理器接口输出正确状态的下行数据。

结合第二方面，本发明实施例提供了第二方面的第一种可能的实施方式，其中，所述对多个所述下行数据进行拟态判决，得到判决结果，包括：

根据预设判决规则对多个下行数据进行拟态判决，得到判决结果，所述预设判决规则包括：异或对比和差值对比等规则。

结合第二方面，本发明实施例提供了第二方面的第二种可能的实施方式，其中，所述根据所述判决结果向所述处理器接口输出正确状态的下行数据，包括：

检测是否接收到CPU内核发送的数据发送指示；

当接收到所述CPU内核发送的数据发送指示时，向与自身连接的处理器接口发送正确状态的下行数据。

第三方面，本发明实施例还提供一种数据处理方法，应用于如第一方面所述的拟态功能模块中的一个通道化拟态计算单元，所述方法包括：

确定流量处理能力满足预设条件的CPU内核的内核标识；

将所述内核标识和从所述处理器接口接收的上行数据发送给总线互联模块。

结合第三方面，本发明实施例提供了第三方面的第一种可能的实施方式，其中，所述确定流量处理能力满足预设条件的CPU内核的内核标识，包括：

从所述总线互联模块中获取各所述CPU内核接收的上行数据的数量及发送的下行数据的数量；

根据所述上行数据的数量及所述下行数据的数量确定所述CPU内核的流量处理能力值；

将流量处理能力值位于预设能力值范围的CPU内核的内核标识确定为满足预设条件的CPU内核的内核标识。

结合第三方面，本发明实施例提供了第三方面的第二种可能的实施方式，其中，所述将所述内核标识和从所述处理器接口接收的上行数据发送给总线互联模块，包括：

若处于正常工作状态的CPU内核的流量处理能力值位于预设能力值范围内，根据拟态数据流量均衡机制向各CPU内核发送上行数据，以使所述各CPU内核流量均衡；以及对于出错状态或者是清洗状态的CPU内核不进行流量均衡控制。

本发明实施例带来了以下有益效果：本发明实施例提供的一种工控处理器及数据处理方法，与现有的处理器架构相比较，增加了拟态功能模块单元，实现处理器输入输出数据的拟态化计算与处理。基于异构系统不存在功能、性能完全一致的漏洞、后门和缺陷的拟态防御理论，拟态功能模块通过择多一致性判决、随机判决等策略，对触发漏洞、后门和缺陷的CPU内核的输出数据进行对比与筛选、将出错结果过滤，输出正确结果，以保证拟态工控处理器的整体功能与性能不受单一异构执行体的错误的影响，对处理器硬件漏洞和后门、缺陷实现安全性保护与攻击防御。并且，通过引入拟态数据流量均衡机制，实现不同异构CPU内核的负荷性能同步，消除异构CPU内核长期运行导致的性能差累积。

本发明的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的拟态工控处理器的结构示意图；

图2为本发明实施例提供的拟态工控处理器的控制原理图；

图3为本发明实施例提供的下行数据处理方法的流程图；

图4为本发明实施例提供的下行数据拟态计算过程示意图；

图5为本发明实施例提供的下行数据拟态判决原理图；

图6为本发明实施例提供的上行数据数据方法的流程图；

图7为本发明实施例提供的上行数据拟态计算过程示意图；

图8为本发明实施例提供的拟态流量均衡控制原理图。

图标：

100-CPU内核；200-拟态功能模块；300-总线互联模块；400-处理器接口。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

目前，现有技术现有的工控处理器结构由于无法防御硬件部件设计中存在的后门、漏洞和缺陷，导致可能会输出错误结果，对工控处理器的整体性能有影响，安全性保护和攻击防御性能差；因为各个独立异构的CPU内核的处理能力存在差异，长时间运行会导致多个CPU内核的性能差累积，基于此，本发明实施例提供的一种拟态工控处理器及数据处理方法，增加了拟态功能模块单元，实现处理器输入输出数据的拟态化计算与处理。基于异构系统不存在功能、性能完全一致的漏洞、后门和缺陷的拟态防御理论，拟态功能模块通过择多一致性判决、随机判决等策略，对触发漏洞、后门和缺陷的CPU内核的输出数据进行对比与筛选、将出错结果过滤，输出正确结果，以保证拟态工控处理器的整体功能与性能不受单一异构执行体的错误的影响，对处理器硬件漏洞和后门、缺陷实现安全性保护与攻击防御。并且，通过引入拟态数据流量均衡机制，实现不同异构CPU内核的负荷性能同步，消除异构CPU内核长期运行导致的性能差累积。

为便于对本实施例进行理解，首先对本发明实施例所公开的一种工控处理器进行详细介绍。

如图1和图2所示，在本发明的一个实施例中，提供了一种拟态工控处理器，包括：多个CPU内核100、总线互连模块300、拟态功能模块200和多个处理器接口400。

在实际应用中，拟态工控处理器内部的有独立的异构多核CPU，其中，各个异构CPU内核可以采用商用或者主流CPU核心设计实现，如Intel core、AMD core、ARM core和龙芯等。CPU内核的数量N(N大于或者等于3的奇数)个内核的结构是异构的，或者是部分异构的。在工作方式上，本发明实施例提供的拟态工控处理器与现有的多核处理器不同，异构的CPU内核上运行不同的操作系统及协议栈软件，且各异构CPU内核独立运行，不互相协同，不互相通信，独立完成运算操作。

其中，总线互联模块300，用于支持多种异构接口，支持高吞吐、低时延、多接口数据转发与互连，可以采用通用互连结构，例如片上网络总线NoC和纵横线技术CrossBar等基础结构。多个处理器接口400包括但不限于：片外存储硬盘接口、片外存储SDRAM接口、显示接口、可扩展外设接口(如PCIe、USB等)网络接口(如以太网接口、RapidIO接口等)、工控总线接口(如CAN总线接口等)以及通用IO接口等。

拟态工控处理器内部的核心模块-拟态功能模块200。其中，所述拟态功能模块200包括：拟态初始化单元、拟态清洗控制单元和通道化拟态计算单元三个部分，每个所述通道化拟态计算单元分别连接不同的所述处理器接口。

所述拟态初始化单元，用于配置所述拟态工控处理器的工作状态，即CPU内核与片外存储资源、显示以及控制资源分配。所述拟态功能模块200的运行模式通过可编程初始化配置域进行软件定义，可以预设运行模式，可以动态变换运行模式。

所述拟态清洗控制单元，用于判决结果为异常状态的CPU内核的清洗及恢复，以及控制所述拟态工控处理器内部异常状态的清洗及恢复。

每个通道化拟态计算单元包括：通道化拟态判决单元和通道化拟态分发单元。每个通道化拟态计算单元的拟态计算实现机制，是指工控处理器将输入数据或者输出数据根据多个处理器接口进行通道化处理，进而对通道化的数据进行拟态计算。其中，从处理器接口到CPU内核的输入数据为上行数据拟态计算过程，从CPU内核到处理器接口的输出数据为下行数据拟态计算过程。

如图3所示，下行数据(从CPU内核到处理器接口)拟态计算过程：多个所述CPU内核均与所述总线互联模块连接，分别用于向所述总线互联模块发送下行数据。所述总线互联模块将多个CPU内核发送的下行数据插入分类标签，再根据预设拟态均衡转发规则确定待接收下行数据的通道化拟态计算单元，之后将插入分类标签的多个下行数据发送给确定的通道化拟态计算单元，可能为一个、两个或者多个等。每个所述通道化拟态计算单元的通道化拟态判决单元用于对接收到的多个所述下行数据进行原始特征提取，并将数据放入数据缓存RAM，之后对多个所述下行数据进行拟态判决对比，并将判决结果为正确状态的下行数据输出给所述通道化拟态分发单元，之后通道化拟态分发单元当接收到CPU内核发送的数据发送指示时，向与自身连接的处理器接口发送正确状态的下行数据，以使处理器接口输出正确的下行数据(仅输出一个正确数据)。

如图4所示，在本发明的另一个实施例中，提供了一种应用于拟态功能模块中的一个通道化拟态计算单元的下行数据处理方法，所述方法包括以下步骤。

S101，接收所述总线互联模块发送的多个下行数据。

具体的，例如，CPU内核数量N为3，分别为CPU Core 0、CPU Core1和CPU Core 2，显示接口和硬盘接口各自对应的通道化拟态计算单元均接收到三个CPU内核的数据。在这里示出和描述的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制，因此，示例性实施例的其他示例可以具有不同的值。

S102，对多个所述下行数据进行拟态判决，得到判决结果。

具体的，每个通道化拟态计算单元中的通道化判决单元接收到多个CPU内核发送的下行数据后，根据预设判决规则对多个下行数据进行拟态判决，得到判决结果。其中，所述预设判决规则主要用于实现对多个下行数据内容的对比，所述预设判决规则包括但不限于：异或对比、差值对比等规则。

如图5所示，以异或对比规则为例，拟态判决的基本原理是对N(N为奇数)个独立CPU内核的输出结果数据进行异或对比，并检出其中不一致的数据内容；当出现不一致数据时，即可判决N个CPU环境中的一个CPU内核存在后门、漏洞和缺陷等被触发的不安全状态。但拟态判决的最终结果是排除异常数据输出正常数据，一个CPU内核被触发后门、漏洞和缺陷时，并不影响整体输出结果，从而保证了异构多核CPU结构的正常工作，进而提高多核CPU结构的安全防御能力。

S103，根据所述判决结果向所述处理器接口输出正确状态的下行数据。

具体的，通道化拟态判决单元根据预设判决规则对多个下行数据进行拟态判决后，会将判决结果为正确状态以及异常的下行数据输出给通道化拟态分发单元。通道化拟态分发单元接收到正确状态以及异常的下行数据后，会清除掉异常的数据。并且自动检测是否接收到CPU内核发送的数据发送指示，若接收到CPU内核发送的数据发送指示时，向与自身连接的处理器接口发送正确状态的下行数据(任选一个正确的下数据输出即可)。

与现有的处理器架构相比，本发明实施例中的拟态工控处理器增加了拟态功能模块，实现处理器输入或者输出数据的拟态化计算与处理。在本发明实施例中提供的下行数据处理方法中，基于异构系统不存在功能、性能完全一致的漏洞、后门和缺陷的拟态防御理论，拟态功能模块通过择多一致性判决、随机判决等策略，对触发漏洞、后门和缺陷的CPU内核的输出数据进行对比与筛选、将出错结果过滤，输出正确结果，以保证拟态工控处理器的整体功能与性能不受单一异构执行体的错误的影响，对处理器硬件漏洞和后门、缺陷实现安全性保护与攻击防御。

如图6所示，上行数据(从处理器接口到CPU内核)拟态计算过程：当某个通道化拟态计算单元中的通道化拟态判决单元接收到对应处理器接口发送的上行数据时，根据所述CPU内核的工作状态确定确定流量处理能力满足预设条件的CPU内核的内核标识，并将接收的数据放入数据缓存RAM，之后控制通道化拟态分发单元将所述内核标识和从所述处理器接口接收的上行数据发送给总线互联模块。最后，总线互联模块将接收到的上行数据发送给与所述上行数据携带的内核标识所对应的CPU内核。

如图7所示，本发明的另一个实施例中，还提供了一种应用于拟态功能模块中的一个通道化拟态计算单元的上行数据处理方法，具体所述方法包括以下步骤。

S201，确定流量处理能力满足预设条件的CPU内核的内核标识。

具体的，在通道化拟态计算单元接收到对应处理器接口发送的上行数据后，先确定流量处理能力满足预设条件(即可以接收上行数据)的CPU内核的标识，其实现方法包括以下具体步骤。

拟态通道化判决单元从总线互联模块中获取各所述CPU内核接收的上行数据的数量及发送的下行数据的数量，之后根据所述上行数据的数量及所述下行数据的数量确定所述CPU内核的流量处理能力值，将流量处理能力值位于预设能力值范围的CPU内核的内核标识确定为满足预设条件的CPU内核的内核标识，可能为两个、三个或者多个等。异构的多个CPU内核各自对应的预设能力值范围不同，其每个CPU内核的预设能力值范围根据自身处理数据的能力确定。

S202，将所述内核标识和从所述处理器接口接收的上行数据发送给总线互联模块，以使总线互联模块将接收到的上行数据发送给与所述上行数据携带的内核标识所对应的CPU内核。

若处于正常工作状态的CPU内核的流量处理能力值位于预设能力值范围内，根据拟态数据流量均衡机制向各CPU内核发送上行数据，以使所述各CPU内核流量均衡；以及对于出错状态或者是清洗状态的CPU内核不进行流量均衡控制。

在实际应用中，由于各个独立异构CPU内核的处理数据能力是有差异的，即使很小，但系统长时间工作的累积差异也是不可忽视的，会导致性能差累积。针对这一情况，通过引入拟态数据流量均衡机制进行控制，使得“请求—响应”这一CPU数据输入输出模式，在拟态判决及拟态分发允许的数据量偏差范围内可以进行调整。拟态数据流量均衡机制包括：当某个处理器接口发送上行数据时，需要先确定流量处理能力满足预设条件的标识的拟态分发策略机制，还包括：流量统计与拟态流量控制，拟态流量统计是基于拟态判决数据块单位的统计(即通道化拟态分发单元统计发送给各个CPU内核的数据块的统计)；拟态流量控制是针对N个CPU拟态数据流量状态、拟态判决流量容差和拟态策略状态等参数综合控制机制，目的是确保各个CPU的拟态流量在“请求—响应”模式下实现均衡。

此外，如图8所示，通道化拟态分发单元向各个CPU内核发送上行数据时，会统计发给各个CPU内核的数据量，并根据拟态判决流量容差机制进行对比和控制，以保证各个CPU的拟态流量在“请求—响应”模式下实现流量均衡。

在本发明实施例中提供的下行数据处理方法中，通过引入拟态数据流量均衡机制，以实现不同异构CPU内核的负荷性能同步，以消除各个独立异构CPU内核长期运行导致的性能差累积，进而实现各个CPU内核的流量均衡。

除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对步骤、数字表达式和数值并不限制本发明的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

附图中的流程图和框图显示了根据本发明的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

本发明实施例所提供的拟态工控处理器的计算机程序产品，包括存储了程序代码的计算机可读存储介质，所述程序代码包括的指令可用于执行前面方法实施例中所述的方法，具体实现可参见方法实施例，在此不再赘述。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统和装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

另外，在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种拟态工控处理器，其特征在于，包括：多个CPU内核、总线互连模块、拟态功能模块和多个处理器接口；

多个所述CPU内核均与所述总线互联模块连接，分别用于向所述总线互联模块发送下行数据，以及，从所述总线互联模块接收上行数据；

所述总线互联模块与所述拟态功能模块连接，所述拟态功能模块包括：多个通道化拟态计算单元；所述总线互联模块用于将所述下行数据发送给根据预设拟态均衡转发规则确定的通道化拟态计算单元；以及，将接收到的上行数据发送给与所述上行数据携带的内核标识所对应的CPU内核；

所述拟态功能模块中的每个所述通道化拟态计算单元分别连接不同的所述处理器接口，每个所述通道化拟态计算单元用于对接收到的多个所述下行数据进行拟态判决，根据判决结果向所述处理器接口输出正确状态的下行数据；以及，确定流量处理能力满足预设条件的CPU内核的内核标识，将所述内核标识和从所述处理器接口接收的上行数据发送给总线互联模块。

2.根据权利要求1所述的拟态工控处理器，其特征在于，每个所述通道化拟态计算单元包括：通道化拟态判决单元和通道化拟态分发单元；

所述通道化拟态判决单元，用于根据预设判决规则对多个下行数据进行拟态判决，将判决结果为正确状态的下行数据输出给所述通道化拟态分发单元；以及根据所述CPU内核的工作状态确定确定流量处理能力满足预设条件的CPU内核的内核标识；

所述通道化拟态分发单元，用于将与自身连接的处理器接口发送的上行数据和所述内核标识发送给所述总线互联模块。

3.根据权利要求2所述的拟态工控处理器，其特征在于，所述拟态功能模块还包括：拟态清洗控制单元和拟态初始化单元；

所述拟态初始化单元，用于配置所述拟态工控处理器的工作状态；

所述拟态清洗控制单元，用于判决结果为异常状态的CPU内核的清洗及恢复，以及控制所述拟态工控处理器内部异常状态的清洗及恢复。

4.根据权利要求3所述的拟态工控处理器，其特征在于，所述处理器接口包括：片外存储硬盘接口、片外存储SDRAM接口、显示接口、可扩展外设接口、网络接口和工控总线接口。

5.一种数据处理方法，其特征在于，应用于如权利要求1至4所述的拟态功能模块中的一个通道化拟态计算单元，所述方法包括：

接收所述总线互联模块发送的多个下行数据；

对多个所述下行数据进行拟态判决，得到判决结果；

根据所述判决结果向所述处理器接口输出正确状态的下行数据。

6.根据权利要求5所述的方法，其特征在于，所述对多个所述下行数据进行拟态判决，得到判决结果，包括：

根据预设判决规则对多个下行数据进行拟态判决，得到判决结果，所述预设判决规则包括：异或对比和差值对比等规则。

7.根据权利要求6所述的方法，其特征在于，所述根据所述判决结果向所述处理器接口输出正确状态的下行数据，包括：

检测是否接收到CPU内核发送的数据发送指示；

当接收到所述CPU内核发送的数据发送指示时，向与自身连接的处理器接口发送正确状态的下行数据。

8.一种数据处理方法，其特征在于，应用于如权利要求1至4所述的拟态功能模块中的一个通道化拟态计算单元，所述方法包括：

确定流量处理能力满足预设条件的CPU内核的内核标识；

将所述内核标识和从所述处理器接口接收的上行数据发送给总线互联模块。

9.根据权利要求8所述的方法，其特征在于，所述确定流量处理能力满足预设条件的CPU内核的内核标识，包括：

从所述总线互联模块中获取各所述CPU内核接收的上行数据的数量及发送的下行数据的数量；

根据所述上行数据的数量及所述下行数据的数量确定所述CPU内核的流量处理能力值；

将流量处理能力值位于预设能力值范围的CPU内核的内核标识确定为满足预设条件的CPU内核的内核标识。

10.根据权利要求9所述的方法，其特征在于，所述将所述内核标识和从所述处理器接口接收的上行数据发送给总线互联模块，包括：

若处于正常工作状态的CPU内核的流量处理能力值位于预设能力值范围内，根据拟态数据流量均衡机制向各CPU内核发送上行数据，以使所述各CPU内核流量均衡；以及对于出错状态或者是清洗状态的CPU内核不进行流量均衡控制。