CN109390026B - 资料储存装置以及读取方法 - Google Patents

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Abstract

一种资料储存装置接收主机所发送的外部指令，包括：多个快闪存储器空间以及控制芯片。控制芯片接收外部指令并命令队列于第一指令命令队列，并将上述外部指令转译为多个操作指令且依序执行操作指令以分别操作快闪存储器空间。控制芯片更将识别码给予操作指令的至少一特定操作指令，用以追踪至少一特定操作指令的执行结果。

Description

资料储存装置以及读取方法
技术领域
本发明是有关于一种快闪式资料储存装置及其读取方法，特别是有关于能够并列执行错误更正处理的快闪式资料储存装置及其读取方法。
背景技术
由于快闪式存储器进行读取操作的时候皆需要进行错误更正解码(ECC decode)的动作，而错误更正解码所需花费的时间取决于错误更正解码器的频宽与效率。往往在执行到读取直接存储器存取(read DMA)的指令时，都需要等待错误更正解码器的结果来判断错误更正是否成功。
由于错误更正解码器是由多个通道所共用，当多个通道同时共用错误解码器的时候，会产生一段很长的延迟时间。因此，我们有必要针对快闪式存储器的读取流程进行最佳化。
发明内容
有鉴于此，本发明提出一种资料储存装置，接收一主机所发送的一外部指令，包括：多个快闪存储器空间以及一控制芯片。上述控制芯片接收上述外部指令并命令队列于一第一指令命令队列，其中上述控制芯片将上述外部指令转译为多个操作指令，其中上述控制芯片依序执行上述操作指令以分别操作上述快闪存储器空间，其中上述控制芯片更将一识别码给予上述操作指令的至少一特定操作指令，用以追踪上述至少一特定操作指令的一执行结果。
根据本发明的一实施例，上述控制芯片包括：一输入/输出控制器以及一中央处理单元。上述输入/输出控制器通过一输入/输出介面接收上述外部指令。上述中央处理单元将接收的上述外部指令于一内部指令命令队列中排队，并依顺序以及优先权将上述内部指令命令队列的上述外部指令传送至上述第一指令命令队列。
根据本发明的一实施例，上述控制芯片更包括：一快闪存储器控制器。上述快闪存储器控制器包括上述第一指令命令队列以及一第二指令命令队列，其中上述快闪存储器控制器将上述第一指令命令队列的上述外部指令转译为上述操作指令，并将上述操作指令于上述第二指令命令队列中排队。
根据本发明的一实施例，上述快闪存储器控制器将上述识别码给予上述至少一特定操作指令，其中当上述快闪存储器控制器执行上述至少一特定操作指令时，上述快闪存储器控制器同时输出上述识别码以及上述至少一特定操作指令至一ECC编/解码器，其中上述ECC编/解码器根据上述至少一特定操作指令产生上述处理结果以及处理资料。
根据本发明的一实施例，上述ECC编/解码器更将上述处理结果以及上述处理资料与上述识别码建立关联性，其中上述快闪存储器控制器周期性地根据上述识别码存取上述执行结果，并判断上述执行结果是否成功，其中当上述快闪存储器控制器判断上述执行结果为不成功时，上述快闪存储器控制器执行一资料回复程序。
本发明更提出一种存储器读取方法，适用于多个快闪存储器空间，包括：接收一主机发送的一外部指令；将上述外部指令转译为多个操作指令；将一识别码给予上述操作指令的至少一特定操作指令；依序执行上述操作指令以分别操作上述快闪存储器空间；以及根据上述识别码，追踪上述至少一特定操作指令的一执行结果。
根据本发明的一实施例，存储器读取方法更包括：将接收的上述外部指令于一第一指令命令队列中排队；将上述第一指令命令队列的上述外部指令转译为上述操作指令；将上述操作指令于一第二命令队列中排队；以及当执行上述至少一特定操作指令时，同时输出上述识别码以及上述至少一特定操作指令。
根据本发明的一实施例，存储器读取方法更包括：周期性地根据上述识别码存取上述至少一特定操作指令的一执行结果；以及判断上述执行结果是否成功。
根据本发明的一实施例，存储器读取方法更包括：当判断上述执行结果为成功时，将上述外部指令对应的上述操作指令自上述第二指令命令队列移除；以及当判断上述执行结果为不成功时，执行一资料回复程序。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是显示根据本发明的一实施例所述的资料储存装置的方块图；
图2是显示根据本发明的一实施例所述的操作指令执行时程的示意图；
图3是显示根据本发明的一实施例所述的操作指令执行方法的流程图；以及
图4是显示根据本发明的另一实施例所述的操作指令执行时程的示意图。
符号说明：
100 资料储存装置；
110 控制芯片；
10 主机；
111 输入/输出介面；
112 输入/输出控制器；
113 中央处理单元；
114 快闪存储器控制器；
115 DRAM控制器；
CQ#1 第一指令命令队列；
CQ#2 第二指令命令队列；
DRAM 动态随机存取存储器；
Flash#1 第一快闪存储器空间；
Flash#2 第二快闪存储器空间；
Flash#3 第三快闪存储器空间；
Flash#4 第四快闪存储器空间；
NVMe#0 外部指令；
CMD#0～CMD#4 读取指令；
SP#0～SP#4 状态轮询指令；
DO#0～DO#4 资料输出指令；
ID#0、ID#1 识别码；
S302～S316 步骤流程。
具体实施方式
以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以权利要求书所界定者为准。
值得注意的是，以下所揭露的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本发明的精神，并非用以限定本发明的范围。此外，以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例以及/或配置之间的关系。此外，以下说明书所述的一个特征连接至、耦接至以及/或形成于另一特征的上等的描述，实际可包含多个不同的实施例，包括这些特征直接接触，或者包含其它额外的特征形成于这些特征之间等等，使得这些特征并非直接接触。
图1是显示根据本发明的一种实施方式所实现的资料储存装置的方块图，其中采用快闪存储器(Flash Memory)作为储存媒体。为了方便说明，图1仅图解单一通道借芯片致动信号(Chip Enable Signals)交错操作的多个快闪存储器空间，在此以第一快闪存储器空间Flash#1、第二快闪存储器空间Flash#2、第三快闪存储器空间Flash#3与第四快闪存储器空间Flash#4作为说明解释。第一快闪存储器空间Flash#1、第二快闪存储器空间Flash#2、第三快闪存储器空间Flash#3与第四快闪存储器空间Flash#4可为不同的管芯(Dies)，也可为不同的逻辑单元(LUN)。当通道大于一时，可复制图1的架构以及适当的调整，即可满足使用者的需求。
图1更图解资料储存装置100的控制芯片110，可依据主机10的外部指令(例如：NVMe指令)而操作第一快闪存储器空间Flash#1、第二快闪存储器空间Flash#2、第三快闪存储器空间Flash#3与第四快闪存储器空间Flash#4。资料储存装置可使用动态随机存取存储器(Dynamic Random Access Memory，)DRAM作为资料缓冲器以加速资料的存取，但DRAM为非必要元件。控制芯片110包括输入/输出介面111、输入/输出控制器112、中央处理单元113、快闪存储器控制器114以及DRAM控制器115。输入/输出控制器112通过输入/输出介面111，接收主机10所发出的外部指令。中央处理单元113可将输入/输出控制器112所接收外部指令排队至内部指令命令队列CQ#0(图中并未显示)，再依序或依优先权设定而将外部指令传送至快闪存储器控制器114。内部指令命令队列CQ#0较佳可由建立于控制芯片110内建的静态存储器(Static Random Access Memory)SRAM中，亦可通过DRAM控制器115建立于DRAM。
快闪存储器控制器114较佳建立第一指令命令队列CQ#1以及第二指令命令队列CQ#2于控制芯片110所内建的SRAM中，第一指令命令队列CQ#1可用以让外部指令排队，第二指令命令队列CQ#2可用以让由外部指令转译后的快闪存储器操作指令(以下简称操作指令)排队，再依据操作指令对第一快闪存储器空间Flash#1、第二快闪存储器空间Flash#2、第三快闪存储器空间Flash#3与第四快闪存储器空间Flash#4进行操作。另外，中央处理单元113与快闪存储器控制器114较佳整合于同一芯片中，亦可分别独立存在(即，不同的芯片)。
控制芯片110更包括ECC编/解码器，其中，ECC编码器可依据资料而产生同位码(Parity Code，PC)，之后，ECC解码器可依据此同位码而对资料进行错误更正。如果资料不含任何错误比特或错误比特的总数不超过一门槛值，则ECC解码器可依据同位码而更正资料中的错误比特，并回传更正成功的讯息，反之，则回传更正失败的讯息。快闪存储器控制器114可将资料以及同位码储存至第一快闪存储器空间Flash#1、第二快闪存储器空间Flash#2、第三快闪存储器空间Flash#3或第四快闪存储器空间Flash#4的任一者，其中，资料以及同位码较佳储存于快闪存储器空间的同一资料储存空间，例如，同一资料页；资料以及同位码可相邻地储存，亦可分开地储存。
以资料读取为例，由于ECC编/解码器所占用的电路面积庞大，因此，在资料读取过程中，通常是将来自数个快闪存储器空间，例如：第一快闪存储器空间Flash#1和第一快闪存储器空间Flash#2，的资料以及同位码传输至一个ECC编/解码器，或是将来自所有快闪存储器空间，例如：第一快闪存储器空间Flash#1、第一快闪存储器空间Flash#2、第三快闪存储器空间Flash#3与第四快闪存储器空间Flash#4，的资料以及同位码传输至一个ECC编/解码器，由上述可知，ECC编/解码器的编/解码能力将决定资料储存装置的存取效能。另外，由于ECC编/解码器执行编/解码所需的时间较长，所以成为资料储存装置系统效能的瓶颈。因此，如何有效率地执行操作指令或减少资料编/解码所需的时间成为一个重要的技术课题。
图2是显示根据本发明的一实施例所述的操作指令执行的示意图。以资料读取为例，如图2所示，外部指令NVMe#0转译成三个操作指令，分别为读取指令CMD#0，状态轮询指令(Status Polling)SP#0以及资料输出指令(Data Output)DO#0。另外，外部指令与操作指令可为一对一对应，应可一对多对应，例如，读取指令CMD#0～1，状态轮询指令ST#0～1以及资料输出指令DO#0～1皆对应至外部指令NVMe#0。
资料输出指令DO#0可将快闪存储器空间的资料及同位码传送至ECC编/解码器。另外，快闪存储器空间与ECC编/解码器之间的资料传输较佳通过DMA方式，以加速快闪存储器空间与ECC编/解码器之间的资料传输速度，亦可降低资料传输对中央处理单元113或快闪存储器控制器114的负载。
资料输出指令DO的执行时间更包括ECC编/解码器的执行时间。由于ECC编/解码器进行资料更正需要一段时间，且有可能发生更正失败的事件，因此，执行资料输出指令DO#0后，除了需等待资料和同位码从快闪存储器空间传送至ECC编/解码器所需的时间之外，快闪存储器控制器114更需等待ECC编/解码器回传资料更正的执行结果。如果执行结果为更正成功，则快闪存储器控制器114可执行下一个操作指令，例如：读取指令CMD#1；如果执行结果为更正失败，则快闪存储器控制器114启动资料回复(recovery)程序，借由重新设定快闪存储器空间的操作条件，并重新执行读取指令CMD#0、状态轮询指令ST#0以及资料输出指令DO#0，直到执行结果为更正成功为止。
图3是显示根据本发明的一实施例所述的操作指令执行方法的流程图，适用于以非挥发性存储器作为储存媒体的资料储存装置。步骤S302：接收并命令队列外部指令。中央处理单元113接收来自主机10的外部指令，并将外部指令排队至内部指令命令队列CQ#0。快闪存储器控制器114接收来自中央处理单元113的外部指令，并将外部指令排队至第一指令命令队列CQ#1。
步骤S304：产生对应外部指令的多个操作指令。快闪存储器控制器114依序将排队于第一指令命令队列CQ#1的外部指令转译成多个操作指令，例如：将外部指令转译成读取指令CMD#0、状态轮询指令ST#0以及资料输出指令DO#0，并将这些操作指令排队至第二指令命令队列CQ#2，再伺机依序执行这些操作指令。
步骤S306：给予其中一操作指令一个识别码，此识别码可用以追踪特定操作指令的执行结果，例如，快闪存储器控制器114将识别码ID#0给予资料输出指令DO#0，将识别码ID#1给予资料输出指令DO#1。另外，快闪存储器控制器114也可以给予多个操作指令一个识别码，而非特定操作指令一个识别码，例如，给予读取指令CMD#0、状态轮询指令ST#0以及资料输出指令DO#0识别码ID#0；给予读取指令CMD#1，状态轮询指令ST#1以及资料输出指令DO#1识别码ID#1。
图4是显示根据本发明的另一实施例所述的操作指令执行时程的示意图。如图4所示，识别码ID#0是给予资料输出指令DO#0，识别码ID#1是给予资料输出指令DO#1。
步骤S308：依序执行多个操作指令。如图4所示，快闪存储器控制器114依序执行读取指令CMD#0、状态轮询指令ST#0、资料输出指令DO#0、读取指令CMD#1、状态轮询指令ST#1、资料输出指令DO#1等等。
步骤S310：输出识别码。快闪存储器控制器114于执行特定操作指令时，同时或跟着输出识别码。例如，执行资料输出指令DO#0时，同时或跟着输出识别码ID#0至ECC编/解码器，执行资料输出指令DO#1时，同时或跟着输出识别码ID#1至ECC编/解码器。换句话说，ECC编/解码器除了收到来自于快闪存储器空间Flash的资料及同位码外，更收到并记录来自于快闪存储器控制器114的识别码，并将资料与识别码建立关连。在执行完步骤S310之后，快闪存储器控制器114可重新执行步骤S308，无需等待ECC编/解码器回传执行结束。由于无需等待ECC编/解码器的执行结束，下一个操作指令就能直接执行，加速操作指令的执行速度，达到本发明的目的。如图4所示，执行资料输出指令DO#0及执行资料输出指令DO#1所占用的时间明显地缩短。
步骤S312：依据识别码存取执行结果。ECC编/解码器完成资料解密之后，便将资料、执行结果与识别码建立关连，并储存至SRAM中。快闪存储器控制器114可周期性地或依据其他设定来检查SRAM所储存的资料，并依据识别码来找寻资料输出指令DO的执行结果。
步骤S314：判断执行结果是否成功。假设SRAM中有一笔资料DT#0、执行结果表示更正成功且识别码为ID#0，则快闪存储器控制器114判定资料输出指令DO#0的执行结果为更正成功，可结束本发明的流程；或者，重新执行步骤S302；更甚者，可将读取指令CMD#0、状态轮询指令ST#0以及资料输出指令DO#0自第二指令命令队列CQ#2中移除，使第二指令命令队列CQ#2可以容纳其他操作指令。
假设SRAM中有一笔资料DT#1、执行结果表示更正失败且识别码为ID#1，则快闪存储器控制器114判定资料输出指令DO#1的执行结果为更正失败，则执行步骤S316：执行资料回复程序，试着再更正资料DT#1。由于资料回复程序为已知技艺，故不多作说明。
以上所述为实施例的概述特征。所属技术领域中具有通常知识者应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或达成此处介绍的实施例的相同优点。所属技术领域中具有通常知识者也应了解相同的配置不应背离本发明的精神与范围，在不背离本发明的精神与范围下他们可做出各种改变、取代和交替。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所揭露的实施例精神和范围一致。

Claims (6)

1.一种资料储存装置，接收一主机所发送的一外部指令，包括：
多个快闪存储器空间；
一ECC编/解码器，根据至少一特定操作指令产生一执行结果以及处理资料，其中上述ECC编/解码器更将上述执行结果以及上述处理资料与一识别码建立关联性；
一控制芯片，接收上述外部指令并于一第一指令命令队列中排队，其中上述控制芯片将上述外部指令转译为多个操作指令，其中上述控制芯片依序执行上述操作指令以分别操作上述快闪存储器空间，其中当控制芯片执行上述操作指令的上述至少一特定操作指令而将DMA数据自上述快闪存储器空间传输至上述ECC编/解码器时，上述控制芯片将上述识别码给予上述DMA数据且将上述DMA数据连带上述识别码发送至上述ECC编/解码器，其中上述控制芯片依据上述识别码来找寻上述至少一特定操作指令的执行结果，其中上述至少一特定操作指令包括一状态轮询指令以及一资料输出指令；以及
一快闪存储器控制器，包括上述第一指令命令队列以及一第二指令命令队列，其中上述快闪存储器控制器将上述第一指令命令队列的上述外部指令转译为上述操作指令，并将上述操作指令于上述第二指令命令队列中排队，其中上述快闪存储器控制器周期性地根据上述识别码存取上述执行结果，并判断上述执行结果是否成功。
2.如权利要求1所述的资料储存装置，其特征在于，上述控制芯片包括：
一输入/输出控制器，通过一输入/输出介面接收上述外部指令；以及
一中央处理单元，将接收的上述外部指令于一内部指令命令队列中排队，并依顺序以及优先权将上述内部指令命令队列的上述外部指令传送至上述第一指令命令队列。
3.如权利要求1所述的资料储存装置，其特征在于，其中当上述快闪存储器控制器判断上述执行结果为不成功时，上述快闪存储器控制器执行一资料回复程序。
4.一种存储器读取方法，适用于多个快闪存储器空间，包括：
接收一主机发送的一外部指令；
将上述外部指令转译为多个操作指令；
当执行上述操作指令的至少一特定操作指令而将DMA数据自上述快闪存储器空间传输至一ECC编/解码器时，将一识别码给予上述DMA数据，其中上述至少一特定操作指令包括一状态轮询指令以及一资料输出指令；
将上述DMA数据连带上述识别码发送至上述ECC编/解码器；
利用上述ECC编/解码器，根据上述至少一特定操作指令产生一执行结果以及处理资料；
利用上述ECC编/解码器，将上述执行结果以及上述处理资料与上述识别码建立关联性；
依据上述识别码来找寻上述至少一特定操作指令的执行结果；以及
利用一快闪存储器控制器，周期性地根据上述识别码存取上述至少一特定操作指令的上述执行结果；以及
判断上述执行结果是否成功；
依序执行上述操作指令以分别操作上述快闪存储器空间。
5.如权利要求4所述的存储器读取方法，更包括：
将接收的上述外部指令命令队列于一第一指令命令队列；
将上述第一指令命令队列的上述外部指令转译为上述操作指令；以及
将上述操作指令命令队列于一第二命令队列。
6.如权利要求5所述的存储器读取方法，更包括：
当判断上述执行结果为成功时，将上述外部指令对应的上述操作指令自上述第二命令队列移除；以及
当判断上述执行结果为不成功时，执行一资料回复程序指令队列。
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