CN109378273A - 一种二硫化钨晶体管及其制造方法 - Google Patents

一种二硫化钨晶体管及其制造方法 Download PDF

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Abstract

本发明公开了一种二硫化钨晶体管及其制造方法,该晶体管中通过对二维二硫化钨层进行等离子体处理,从而有效的修复二维二硫化钨层中硫空位和内部缺陷,使N和O提供电子来代替空位,从而减少缺陷导致的额外的散射;同时,N和O掺杂改善了二硫化钨的内部电阻和接触电阻,从而减少了界面陷阱;本发明的二硫化钨晶体管可以实现高场效应迁移率和低阈值电压,具有很好的器件性能。

Description

一种二硫化钨晶体管及其制造方法
本发明获得国家重点研发计划“战略先进电子材料”重点专项“微纳生化传感材料与器件”项目(2017YFB0405400)的支持。
技术领域
本发明涉及一种晶体管,尤其涉及二维材料场效应晶体管。
背景技术
二硫化钨是典型的过渡金属硫化物半导体,带隙范围约1.4-2.1 eV,具体数值取决于其层数。二硫化钨薄膜具有优异的电子和光电性能,近年来二硫化钨在电子和光电子器件应用方面引起了人们的关注。
对二硫化钨物理性质的研究已经投入了很大的努力。材料结构性的缺陷和陷阱导致了比理论低的迁移率。在金属/半导体界面处的杂质和缺陷以及金属半导体功函数不匹配导致的肖特基势垒也会极大的影响器件的性能。一些报道虽然展示了好的结果,但是由于二维材料内部电阻,整体的结束电阻仍然相当高。因此,仍然缺乏能够解释传输现象以及缺陷和界面工程以进一步改善二硫化钨器件性能和降低接触电阻的晶体管制造方法。
发明内容
本发明公开了一种二硫化钨晶体管及其制造方法,其具有较高的载流子迁移率和较小的阈值电压,具有很好的器件性能。
本发明的二硫化钨晶体管的制造方法包括如下步骤:
基片准备;
优选的,该基片为硅片;
在基片上形成栅极;
优选的,栅极为直接在半导体衬底上通过重掺杂形成的栅极部;
在栅极上形成第一介质层,在第一介质层上形成第二介质层;
优选的,形成第一介质层的方法为热氧化;
优选的,形成第二介质层的方法为原子层沉积;
优选的,该第一介质层为二氧化硅层;该第一介质层的厚度为 50-150nm;更优选的,该第一介质层的厚度为80-120nm;
优选的,该第二介质层为三氧化二铝层,该第二介质层的厚度为 5-15nm;更优选的,该第一介质层的厚度为8-12nm;
在介质层上形成二维半导体材料层,其中半导体材料为二硫化钨;
对二硫化钨进行等离子体处理;其中,等离子处理的气体为氮氧混合气体;处理时间为3-8分钟;
在处理后的二硫化钨层上形成源/漏电极;
优选的,通过电子束蒸发沉积形成源/漏电极;
优选的,源/漏电极的材料是钛/金合金。
在二硫化钨和源/漏电极上形成第三介质层,该第三介质层为 PMMA层,得到二硫化钨晶体管;
优选的,该第三介质层的厚度为200-300nm;更优选的,该第一介质层的厚度为230-270nm。
本发明的二硫化钨晶体管包括:
基片;
位于基片上的栅极;
位于栅极上的第一介质层;
位于第一介质层上的第二介质层;
位于第二介质层上的多层二维半导体层,该二维半导体层为二维二硫化钨层;
位于二维二硫化钨层上的源/漏电极;
位于二维二硫化钨层和源/漏电极上的第三介质层。
优选的,该基片为硅片;
优选的,栅极是直接在半导体衬底上通过重掺杂形成的栅极部;
优选的,该第一介质层为二氧化硅层;该第一介质层的厚度为 50-150nm;更优选的,该第一介质层的厚度为80-120nm;
优选的,该第二介质层为三氧化二铝层,该第二介质层的厚度为 5-15nm;更优选的,该第二介质层的厚度为8-12nm;
优选的,源/漏电极的材料是钛/金合金。
优选的,该第三介质层为PMMA层;该第三介质层的厚度为 200-300nm;更优选的,该第三介质层的厚度为230-270nm。
本发明的二硫化钨晶体管的制造方法,通过采用含氮和含氧气体对二维二硫化钨层进行等离子体处理,可以有效的修复二硫化钨层中主要类型的内部缺陷的硫空位,从而减少额外的散射;二硫化钨上表面的PMMA层可以抑制其界面上吸附的水和氧分子引起的电子俘获和界面散射,从而提高了其电学传输性能;在等离子体掺杂改善硫空位后,多层二硫化钨场效应晶体管同时实现了低的接触电阻,并在室温下表现出101.2cm2/Vs的高场效应电子迁移率,远高于未进行等离子处理的二硫化钨场效应晶体管。
附图说明
图1为本发明的二硫化钨晶体管的结构示意图。
图2为本发明的二硫化钨晶体管中多层二硫化钨纳米片的高分辨率TEM图像。
图3为本发明的二硫化钨晶体管中多层二硫化钨纳米片的XRD图像。
图4为本发明的二硫化钨晶体管中多层二硫化钨纳米片的拉曼光谱图。
图5a-5d示出了四种不同类型结构的和两种不同栅极偏压的二硫化钨场效应晶体管的转移特性。
图6a-6b示出了四种不同结构的二硫化钨场效应晶体管的长时间电学稳定性。
具体实施方式
为了使本领域技术人员更好地理解本发明的二硫化钨晶体管的制造方法,下面结合具体实施例来详细描述其制造步骤以及产生有益效果的原理。
如图1所述,本发明的二硫化钨晶体管包括:
基片;
位于基片1上的栅极(未示出);
位于栅极上的第一介质层2;
位于第一介质层2上的第二介质层3;
位于第二介质层3上的多层二维半导体层4,该二维半导体层4 为二维二硫化钨层;
位于二维半导体层4上的源/漏电极5;
位于二维半导体层4和源/漏电极5上的第三介质层6。
优选的,该基片1为硅片;
优选的,栅极是直接在半导体衬底上通过重掺杂形成的栅极部;
优选的,该第一介质层2为二氧化硅层;该第一介质层2的厚度为50-150nm;更优选的,该第一介质层2的厚度为80-120nm;
优选的,该第二介质层3为三氧化二铝层,该第二介质层3的厚度为5-15nm;更优选的,该第二介质层3的厚度为8-12nm;
优选的,源/漏电极5的材料是钛/金合金。
优选的,该第三介质层6为PMMA层;该第三介质层6的厚度为 200-300nm;更优选的,该第三介质层6的厚度为230-270nm。
本发明的二硫化钨晶体管的制造方法包括如下步骤:
基片准备;
优选的,该基片为硅片;
在一个实施例中,基片准备包括如下步骤:
(1)N2枪预吹扫。(2)5%Decon 90,超声5min后,大量DI water 冲洗。(3)用大量DIwater冲洗后,放入DI water 1烧杯中超声5min。 (4)放入DI water 2烧杯中超声5min后取出,立即用N2枪吹干。 (5)acetone中超声5min后取出,立即放入乙醇烧杯。(6)ethanol 中超声5min后取出,立即用N2枪吹干。
在基片上形成栅极;
优选的,栅极为直接在半导体衬底上通过重掺杂形成的栅极部;
在一个实施例中,通过在基片上进行p型重掺杂,从而在基片上形成栅极;
在栅极上形成第一介质层,在第一介质层上形成第二介质层;
优选的,形成第一介质层的方法为热氧化;
优选的,形成第二介质层的方法为原子层沉积;
优选的,该第一介质层为二氧化硅层;该第一介质层的厚度为 50-150nm;更优选的,该第一介质层的厚度为80-120nm;
优选的,该第二介质层为三氧化二铝层,该第二介质层的厚度为 5-15nm;更优选的,该第一介质层的厚度为8-12nm;
在一个实施例中,清洗基片完成后,对基片表面进行热氧化,形成100nm二氧化硅层;然后,使用原子层沉积(ALD)在150℃下沉积10nm三氧化二铝,可以屏蔽界面的库伦杂质散射。
在介质层上形成二维半导体材料层,其中半导体材料为二硫化钨;
在一个实施例中,使用高纯度的二硫化钨材料,取一小块块体二硫化钨放置在胶带上,然后反复黏撕胶带,重复多次后将胶带黏在衬底基片上,撕去胶带得到多层的二硫化钨薄膜。
对二硫化钨进行等离子体处理;其中,等离子处理的气体为氮氧混合气体;处理时间为3-8分钟;
在一个实施例中,等离子体处理的步骤如下:
使用等离子处理设备,设备例如为plasma cleaner pdc-32G,抽真空5分钟后,通入氮氧混合气五分钟,打开辉光电源并将其调至18w 功率,调整气体通量观察辉光强度,辉光强度合适后维持10分钟预先清理腔室;
预处理后,将样品放入设备腔室内,抽真空5分钟后,通入氮氧混合气五分钟,打开辉光电源并将其调至18w功率,处理二硫化钨样品5分钟。
在处理后的二硫化钨层上形成源/漏电极;
优选的,通过电子束蒸发沉积形成源/漏电极;
优选的,源/漏电极的材料是钛/金合金。
在一个实施例中,使用旋涂仪在4000转/分钟下旋涂两分钟得到1 微米厚度的5350光刻胶,紫外光刻曝光11s后,显影得到电极图案;
使用氮气枪吹干后,放置在电子束蒸发沉积系统中,蒸镀5/100nm 的钛(Ti)/金(Au)电极。
在二硫化钨和源/漏电极上形成第三介质层,该第三介质层为 PMMA层;
优选的,该第三介质层的厚度为200-300nm;更优选的,该第一介质层的厚度为230-270nm;
在一个实施例中,将制好的器件旋涂250nmPMMA介质层,在 110℃烘烤1小时进行封装。
在形成二硫化钨纳米片后,通过透射电子显微镜(TEM),X射线衍射(XRD)和拉曼光谱表征合成和块状二硫化钨样品。
如图2所示,本发明的二硫化钨晶体管中多层二硫化钨纳米片的高分辨率TEM图像,其中示出了二硫化钨纳米片的结晶度,六边形晶格的间距为0.22nm。
如图3所示,本发明的二硫化钨晶体管中多层二硫化钨纳米片的六方晶体结构的典型XRD图像。
如图4所示,本发明的二硫化钨晶体管中二硫化钨区域的拉曼光谱显示出两个峰,一个峰E2g 1在356cm-1位置处,另一个A1g在421cm-1左右。
其中,通过等离子清洗机处理二硫化钨纳米片,通过元素掺杂修复硫空位。源极和漏极的接触金属Ti/Au(5/100nm)通过紫外光刻来定义图案并且通过电子束蒸发沉积。通过X射线光电子能谱(XPS) 测定化学组成和结合状态。
在一个实施例中,在室温条件下使用安捷伦B2901A参数分析仪测量二硫化钨场效应晶体管转移特性曲线(IDS-VGS)和输出特性曲线(IDS-VDS)。对于输出特性,VDS从0到10V扫描,同时VGS从0到 30V步进,增量为6V。对于转移特性,VGS在VDS为1V时从-30到 30V扫描。从最小二乘法拟合,我们提取不同厚度的二硫化钨场效应晶体管的线性迁移率—不同厚度下有无等离子体处理,VGS拟合范围为5-15V。随着二硫化钨厚度从10nm~100nm,电子迁移率先迅速增加,然后随着材料厚度的增加而降低。选择厚度100nm的二硫化钨薄膜来制作高性能的场效应晶体管。
如图5a所示,二硫化钨场效应晶体管在不同厚度下的迁移率。
如图5b所示,有无等离子处理的多层二硫化钨晶体管的转移特性。VGS从-30V扫到30V需要16s,再16s返回扫描,如图5b所示,采用等离子体处理的二硫化钨晶体管比没有等离子体处理的晶体管显示了更高的迁移率(101.2cm2/Vs)。
图5c示出了未经过等离子体处理的二硫化钨场效应晶体管相应的输出特性曲线。图5d示出了本发明的经过等离子体处理的二硫化钨晶体管相应的输出特性曲线。对于输出特性,图5c表明了未经过等离子体处理的二硫化钨晶体管存在相当高的肖特基势垒,这阻止了器件顺利的到达饱和区并降低了电流。如图5d所示,采用等离子体处理的二硫化钨晶体管展示了完美的输出特性曲线。
图6展示了在N1s和O1s结合能区域中有无等离子体处理的二硫化钨薄膜的XPS光谱。在等离子体处理的二硫化钨薄膜中,N1s峰 (401.1eV)可以清楚的观察到,而在没有等离子体处理的二硫化钨薄膜中不存在N1s峰,如图6b所示。等离子体处理后,O1s的峰值显著的增强,如图6a所示。等离子体处理后的二硫化钨薄膜的EPMA 结果显示如图6b所示,并证实了硫的缺失。
在表1中,我们将二硫化钨晶体管的关键器件参数与之前报道过的器件进行比较。我们的器件具有低阈值电压和高的开关电流比。同时还保持了极高的迁移率。
表1:
对于过渡金属二硫化物,尤其是二硫化钨,在剥离的二硫化钼中存在大量的硫空位,这些缺陷会导致电子传输中的额外散射,这会极大的限制其高性能的发挥。并且金属-半导体界面中的缺陷和半导体内部电阻可以形成肖特基势垒。通常,通过简单的使用低功函数金属难以在二硫化钨中实现低的接触电阻,因为在电荷中性区水平位于带隙的中心。对二硫化钨进行等离子体掺杂处理机理如下。作为元素周期表第四过渡族的成员,钨具有价电子构型6s25d4具有正电性,显示出接受电子的能力。通过等离子体处理可以有效的修复硫空位和内部缺陷,并且N和O可以提供电子来代替空位,这可以减少缺陷导致的额外的散射。同时,N和O掺杂可以改善二硫化钨的内部电阻和接触电阻。因此,采用氮氧气体的等离子体处理减少了界面陷阱,尤其是较低能量的陷阱,并减少了库伦散射。二硫化钨上表面的PMMA 封装层保护器件的沟道免受水和氧分子的吸附,从而提高了电学传输性能。
综上可见,本发明的二硫化钨晶体管通过对二维二硫化钨材料进行氮氧气体的等离子体处理,可以有效的修复作为二硫化钨中主要类型的内部缺陷的硫空位,从而减少额外的散射。在等离子体掺杂改善硫空位后,多层二硫化钨场效应晶体管同时实现了低的接触电阻,并在室温下表现出101.2cm2/Vs的高场效应电子迁移率以及低阈值电压,实现了很好的器件性能。

Claims (10)

1.一种二硫化钨晶体管的制造方法,包括如下步骤:
基片准备;
在基片上形成栅极;
在栅极上形成第一介质层,在第一介质层上形成第二介质层;
在介质层上形成二维半导体材料层,其中半导体材料为二硫化钨;
对二硫化钨进行等离子体处理;其中,等离子处理的气体为氮氧混合气体;处理时间为3-8分钟;
在处理后的二硫化钨层上形成源/漏电极;
在二硫化钨和源/漏电极上形成第三介质层,该第三介质层为PMMA层,得到二硫化钨晶体管。
2.如权利要求1所述的制造方法,其特征在于,栅极为直接在半导体衬底上通过重掺杂形成的栅极部。
3.如权利要求1所述的制造方法,其特征在于,第一介质层为二氧化硅;第二介质层为三氧化二铝。
4.如权利要求1所述的制造方法,其特征在于,形成第一介质层的方法为热氧化;形成第二介质层的方法为原子层沉积;形成第三介质层的方法为旋涂,并在旋涂之后烘烤。
5.如权利要求1所述的制造方法,其特征在于,形成二硫化钨薄膜的方法包括,将块体二硫化钨材料放置在胶带上,反复黏撕胶带,然后将胶带黏在半导体衬底上,撕去胶带,得到形成在半导体衬底上的二硫化钨薄膜。
6.如权利要求1所述的制造方法,其特征在于,形成源/漏电极的方法包括,在二硫化钨薄膜上用shadowmask定义出源/漏电极位置,然后将其放置在电子束蒸发沉积系统中,蒸镀钛/金材料形成源/漏电极。
7.一种二硫化钨晶体管,其特征在于,包括:
基片;
位于基片上的栅极;
位于栅极上的第一介质层;
位于第一介质层上的第二介质层;
位于第二介质层上的多层二维半导体层,该二维半导体层为二维二硫化钨层;其中,该二维二硫化钨层进行了等离子体处理;等离子处理的气体为氮氧混合气体;处理时间为3-8分钟;
位于二维二硫化钨层上的源/漏电极;
位于二维二硫化钨层和源/漏电极上的第三介质层;该第三介质层为PMMA层。
8.如权利要求7所述的晶体管,其特征在于,栅极是直接在半导体衬底上通过重掺杂形成的栅极部。
9.如权利要求7所述的晶体管,其特征在于,该第一介质层为二氧化硅层;该第一介质层的厚度为50-150nm;或者,该第二介质层为三氧化二铝层,该第二介质层的厚度为5-15nm;或者,该第三介质层的厚度为200-300nm。
10.如权利要求7所述的晶体管,其特征在于,其特征在于,源/漏电极的材料是钛/金合金。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114335211A (zh) * 2021-11-18 2022-04-12 北京无线电计量测试研究所 一种复合材料及其制备方法和应用
WO2023216852A1 (zh) * 2022-05-07 2023-11-16 浙江大学 一种通过点击化学反应调控二维材料掺杂特性的方法及应用

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103413832A (zh) * 2013-07-08 2013-11-27 复旦大学 一种金属氧化物薄膜晶体管及其制备方法
CN105826368A (zh) * 2016-05-11 2016-08-03 广东工业大学 一种二维材料场效应晶体管及制备方法
CN106298466A (zh) * 2016-09-18 2017-01-04 西安电子科技大学 基于热释胶带的二维过渡金属硫属化合物转移方法
US20170110338A1 (en) * 2015-10-16 2017-04-20 The Regents Of The University Of California Near-Unity Photoluminescence Quantum Yield in MoS2
CN107221564A (zh) * 2017-06-05 2017-09-29 国家纳米科学中心 一种层状二硫化钼场效应晶体管及其制备方法和应用
CN107546128A (zh) * 2016-06-29 2018-01-05 台湾积体电路制造股份有限公司 一种场效晶体管的制造方法
CN108172624A (zh) * 2016-12-07 2018-06-15 清华大学 一种薄膜晶体管及其制备方法
CN108172612A (zh) * 2016-12-07 2018-06-15 清华大学 一种薄膜晶体管及其制备方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103413832A (zh) * 2013-07-08 2013-11-27 复旦大学 一种金属氧化物薄膜晶体管及其制备方法
US20170110338A1 (en) * 2015-10-16 2017-04-20 The Regents Of The University Of California Near-Unity Photoluminescence Quantum Yield in MoS2
CN105826368A (zh) * 2016-05-11 2016-08-03 广东工业大学 一种二维材料场效应晶体管及制备方法
CN107546128A (zh) * 2016-06-29 2018-01-05 台湾积体电路制造股份有限公司 一种场效晶体管的制造方法
CN106298466A (zh) * 2016-09-18 2017-01-04 西安电子科技大学 基于热释胶带的二维过渡金属硫属化合物转移方法
CN108172624A (zh) * 2016-12-07 2018-06-15 清华大学 一种薄膜晶体管及其制备方法
CN108172612A (zh) * 2016-12-07 2018-06-15 清华大学 一种薄膜晶体管及其制备方法
CN107221564A (zh) * 2017-06-05 2017-09-29 国家纳米科学中心 一种层状二硫化钼场效应晶体管及其制备方法和应用

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114335211A (zh) * 2021-11-18 2022-04-12 北京无线电计量测试研究所 一种复合材料及其制备方法和应用
WO2023216852A1 (zh) * 2022-05-07 2023-11-16 浙江大学 一种通过点击化学反应调控二维材料掺杂特性的方法及应用

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