CN109324483A - 制造半导体结构的方法 - Google Patents

制造半导体结构的方法 Download PDF

Info

Publication number
CN109324483A
CN109324483A CN201711250148.0A CN201711250148A CN109324483A CN 109324483 A CN109324483 A CN 109324483A CN 201711250148 A CN201711250148 A CN 201711250148A CN 109324483 A CN109324483 A CN 109324483A
Authority
CN
China
Prior art keywords
mask
chip
batch
processing
lot
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711250148.0A
Other languages
English (en)
Other versions
CN109324483B (zh
Inventor
李永尧
沈恩照
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109324483A publication Critical patent/CN109324483A/zh
Application granted granted Critical
Publication of CN109324483B publication Critical patent/CN109324483B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/70525—Controlling normal operating mode, e.g. matching different apparatus, remote control or prediction of failure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G03F7/2004—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/70533—Controlling abnormal operating mode, e.g. taking account of waiting time, decision to rework or rework flow

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

本发明实施例是关于一种制造半导体结构的方法，其包含提供包含多个第一晶片的第一批次及包含多个第二晶片的第二批次；导出用于处理所述第一批次的第一处理时间；导出用于处理所述第二批次的第二处理时间；导出所述第一处理时间与所述第二处理时间之间的处理时间差；在掩模台上装载第一掩模；在晶片台上处理所述第一批次；从所述掩模台移除所述第一掩模；在所述掩模台上装载第二掩模；及在所述晶片台上处理所述第二批次，其中完成所述第一批次的所述处理与开始所述第二批次的所述处理之间的时间间隔基本上大于或等于所述处理时间差。

Description

制造半导体结构的方法
技术领域
本发明实施例是有关制造半导体结构的方法。
背景技术
使用半导体装置的电子设备对许多现代应用是必不可少的。随着电子技术的发展，半导体装置的尺寸越来越小，同时具有更大的功能及更大量的集成电路。归因于半导体装置的小型化，许多半导体组件装配在半导体装置上。在此小型半导体装置中实施许多制造操作。
半导体装置的制造操作涉及此小型及薄的半导体装置上的许多步骤及操作。小型化半导体装置的制造变得更加复杂。制造半导体装置的复杂性的增加可能导致例如电互连不良、裂纹形成、组件分层或其它问题等缺陷，从而导致半导体装置的高收得率损失。半导体装置以非期望配置生产，这将进一步加剧材料浪费，且因此增加制造成本。
半导体装置与许多集成组件装配在一起。因为涉及更多不同的组件，所以增加了半导体装置的制造操作的复杂性。需要不断改进半导体装置的制造并解决诸多缺陷。
发明内容
本发明的一实施例是关于一种制造半导体结构的方法，其包括：提供包含多个第一晶片的第一批次及包含多个第二晶片的第二批次；导出用于处理所述第一批次的第一处理时间；导出用于处理所述第二批次的第二处理时间；导出所述第一处理时间与所述第二处理时间之间的处理时间差；在掩模台上装载第一掩模；在晶片台上处理所述第一批次；从所述掩模台移除所述第一掩模；在所述掩模台上装载第二掩模；及在所述晶片台上处理所述第二批次，其中完成所述第一批次的所述处理与开始所述第二批次的所述处理之间的时间间隔基本上大于或等于所述处理时间差。
本发明的一实施例是关于一种制造半导体结构的方法，其包括：提供包含多个第一晶片的第一批次及包含多个第二晶片的第二批次；导出所述第一批次的最后一个晶片的装载与装载所述第二批次的第一晶片之间的第一时间间隔；在掩模台上装载第一掩模；在晶片台上处理所述第一批次的第一晶片；从所述晶片台移除所述第一批次的所述第一晶片；在所述晶片台上处理所述第一批次的所述最后一个晶片；从所述晶片台移除所述第一批次的所述最后一个晶片；从所述掩模台移除所述第一掩模；在所述掩模台上装载第二掩模；在所述晶片台上处理所述第二批次的所述第一晶片；从所述晶片台移除所述第二批次的所述第一晶片；在所述晶片台上处理所述第二批次的最后一个晶片；从所述晶片台移除所述第二批次的所述最后一个晶片；及从所述掩模台移除所述第二掩模，其中所述第一批次的所述最后一个晶片的所述移除与所述第二批次的所述第一晶片的所述处理间隔开约所述第一时间间隔。
本发明的一实施例是关于一种制造半导体结构的方法，其包括：将包含多个第一晶片的第一批次及包含多个第二晶片的第二批次装载到设备中；导出处理所述第一批次与处理所述第二批次之间的处理时间差；确定所述第一批次的所述处理与第一掩模从所述设备的掩模台的移除之间的第一时间间隔；确定所述第一掩模的所述移除与第二掩模在所述掩模台上的装载之间的第二时间间隔；确定所述第二掩模的所述装载与所述第二批次的所述处理之间的第三时间间隔；在所述掩模台上装载所述第一掩模；在所述设备的晶片台上处理所述第一批次；从所述掩模台移除所述第一掩模；在所述掩模台上装载所述第二掩模；及在所述晶片台上处理所述第二批次，其中所述第一时间间隔、所述第二时间间隔及所述第三时间间隔是由所述处理时间差确定。
附图说明
在结合附图阅读时根据以下详述最佳地理解本发明实施例的方面。应强调，根据标准行业惯例，各种特征不一定按比例绘制。实际上，为了使讨论清楚起见可任意增大或减小各种特征的尺寸。
图1是根据本发明的一些实施例的用于制造半导体结构的光刻设备的示意横截面视图。
图2是经配置以与图1的光刻设备配合的转印模块的示意图。
图3是根据本发明的一些实施例的制造半导体结构的方法的流程图。
图4是实施图3的方法的时间轴。
图5A到5V是根据本发明的一些实施例的通过图3的方法及图4的时间轴制造半导体结构的示意图。
具体实施方式
以下揭示内容提供了许多不同实施例或实例用于实施所提供主题的不同特征。下文描述了组件及布置的特定实例以简化本发明实施例。当然，此类实例仅仅是实例且不旨在限制。例如，在以下详述中，第一特征形成在第二特征上方或第二特征上可包含其中第一及第二特征形成为直接接触的实施例，且还可包含其中第一及第二特征之间可形成额外特征使得第一及第二特征无法直接接触的实施例。此外，本发明实施例可在各个实例中重复参考标号及/或字母。此重复是为了简单且清楚起见且本身不规定所讨论的各个实施例及/或配置之间的关系。
此外，其它空间相对术语(例如“在…下面”、“在…下方”、“上方”、“上”等)可供易于描述而用于描述如图中所说明的一个元件或特征与另一元件或特征的关系。所述空间相对术语旨在涵盖除图中所描绘的定向之外的使用或操作中的装置的不同定向。所述设备可以其它方式定向(旋转90度或其它定向)且因此可同样地解释本文中所使用的空间相对描述符。
通过许多操作制造半导体结构。在制造期间，通过光刻操作在晶片或衬底上形成电路图案。掩模或分划板用于在晶片上转印电路图案。将掩模装载到光刻设备(例如，步进器或扫描仪)中并将其放置在掩模台上，且将晶片装载到光刻设备中并将其放置在晶片台上。晶片涂布有辐射敏感材料(例如，光致抗蚀剂)，且辐射束通过掩模入射、由透镜聚焦并朝向辐射敏感材料投射以对辐射敏感材料进行图案化以使其成为晶片上的电路图案。电路图案的若干层覆盖在晶片上以产生集成电路(IC)裸片或芯片。
然而，晶片的装载及掩模的装载未被适当地控制且不协调。例如，衬底被装载在晶片台上且等待在掩模台上装载掩模及光刻操作的处理。此外，在等待晶片的装载或掩模的装载时，透镜及掩模闲置且发生不合期望的冷却。透镜及掩模的这种不合期望的冷却将不利地影响晶片上的电路图案的覆盖的质量。电路图案的不良覆盖将导致形成在晶片上的组件或导线之间的电连接不良。结果，形成在晶片上的电路的可靠性将会降低。
在本发明实施例中，揭示了一种制造半导体结构的方法。所述方法包含提供第一批次晶片及第二批次晶片、导出用于处理第一批次及处理第二批次的处理时间差、在掩模台上装载第一掩模、处理第一批次、从掩模台移除第一掩模、在掩模台上装载第二掩模及处理第二批次。完成第一批次的处理与开始第二批次的处理之间的时间间隔基本上大于或等于处理时间差。在装载第二批次的第一晶片之前，将第二掩模装载在掩模台上。第一掩模的移除及第二掩模的装载与处理时间差相关。因此，在第一批次及第二批次的处理之前导出移除第一掩模的时序及装载第二掩模的时序。例如，在第一批次及第二批次的处理之前基于处理时间差来确定第一掩模的移除与第二掩模的装载之间的时间间隔及第二掩模的装载与第二批次的装载之间的时间间隔。因此，尽管第一批次与第二批次之间存在批次大小差，但是仍然可适时地执行第二掩模的装载及第二批次的装载。因而，可最小化或防止第二掩模的装载的延迟及第二批次的不全装载。
此外，晶片的处理包含将辐射束通过掩模朝向晶片投射。辐射束通过透镜聚焦并入射到晶片上。在晶片的处理期间，掩模及透镜将被加热。因为通过导出处理时间差来优化完成第一批次的处理与开始第二批次的处理之间的时间间隔，所以将根据处理时间差来控制及调整掩模及透镜的加热。因此，掩模及透镜不会被不期望地冷却。基于处理时间差，掩模及透镜的温度将受到控制及调整。因而，可提高或改进晶片的处理质量。
图1是根据本发明的各种实施例的光刻设备100的示意图。在一些实施例中，光刻设备100包含照明器101、掩模台102、透镜103及晶片台104。
在一些实施例中，照明器101经配置以照射辐射束(图1中所示的虚线)。在一些实施例中，辐射束是电磁辐射。在一些实施例中，辐射束具有比可见光的波长短的波长。在一些实施例中，辐射束是紫外(UV)光。
在一些实施例中，掩模台102安置在照明器101下方。在一些实施例中，掩模台102经配置以支撑掩模105等。在一些实施例中，掩模105安置在掩模台102上。在一些实施例中，掩模105通过掩模装载器装载在掩模台102上。在一些实施例中，掩模装载器将掩模105从掩模架装载到掩模台102。
在一些实施例中，掩模105是分划板或光掩模。在一些实施例中，掩模105经配置以依预定图案施加辐射束，且在涂布有辐射敏感材料(例如，光致抗蚀剂)的衬底或晶片106上产生预定图案。在一些实施例中，掩模105包含预定电路图案，且在将辐射束通过掩模105投射在晶片106上之后，将晶片以预定电路图案来图案化。在一些实施例中，掩模105或掩模台102可沿着方向A(如图1中所示的箭头)移位。
在一些实施例中，透镜103安置在掩模台102与晶片台104之间。在一些实施例中，来自照明器101的辐射束通过掩模105及透镜103朝向晶片106投射。在一些实施例中，透镜103经配置以聚焦辐射束并减小晶片106上的预定电路图案。在一些实施例中，透镜103是凸透镜。
在一些实施例中，晶片台104安置在透镜103下方。在一些实施例中，晶片台104经配置以支撑晶片106等。在一些实施例中，晶片106安置在晶片台104上。在一些实施例中，晶片106通过晶片装载器装载在晶片台104上。在一些实施例中，晶片装载器将晶片106从晶片盒装载到晶片台104。在一些实施例中，将若干晶片批次(106-1、106-2)装载到设备100中。在一些实施例中，每一批次包含若干晶片106。在一些实施例中，不同晶片批次(106-1、106-2)具有不同数量的晶片106或具有不同的批次大小。在一些实施例中，晶片106从晶片盒逐个地装载到晶片台104以用于随后的处理。
在一些实施例中，晶片106包含例如硅等半导体材料。在一些实施例中，晶片106为圆形形状或任何其它合适的形状。在一些实施例中，晶片106或晶片台106可沿着方向B(如图1中所示的箭头)移位。
在一些实施例中，掩模105沿着方向A移位，且在晶片106上产生预定电路图案时，晶片106沿着与方向A相反的方向B移位。当掩模105沿着方向A移动且晶片106沿着方向B移动时，辐射束通过掩模105及透镜103朝向晶片106投射，使得晶片106上的辐射敏感材料被图案化为预定电路图案。在一些实施例中，将掩模105从掩模台102移除，且在晶片106上图案化预定电路图案之后，将晶片106从晶片台104移除。
图2描绘了经配置以与图1中的光刻设备100配合的转印模块107。在一些实施例中，转印模块107经配置以将掩模105输入光刻设备100及从光刻设备100输出。转印模块107具有用于搬运掩模105的机器人107a。在一些实施例中，来自掩模库107b的掩模105中的一者由机器人107a输送。在一些实施例中，掩模库107b经配置用于存储各种掩模105。在一些实施例中，掩模105中的一者由机器人107a从掩模库107b输送到腔室107c。在一些实施例中，腔室107c中的掩模105接着由机器人107a装载到光刻设备100的掩模台102上。在一些实施例中，掩模105在装载到光刻设备100中之前被机器人107a输送到检测器107d。在一些实施例中，检测器107d经配置以检查要装载到光刻设备100中的掩模105是否具有任何缺陷或故障。
图3是根据本发明的各种实施例的制造半导体结构的方法200，且图4是实施方法200的时间轴。在一些实施例中，方法200是由如图1中所说明的光刻设备100实施。在一些实施例中，方法200包含许多操作，且描述及说明不被认为是对操作顺序的限制。在一些实施例中，方法200包含许多操作(201、202、203、204、205、206、207、208、209及210)。
在操作201中，如图5A及5B中所示，提供了包含若干第一晶片106a的第一批次106-1及包含若干第二晶片106b的第二批次106-2。在如图5A中所示的一些实施例中，将第一批次106-1及第二批次102-2装载到光刻设备100中。在一些实施例中，将第一批次106-1及第二批次102-2从晶片盒装载到光刻设备100中并等待随后的处理。在如图5B中所示的一些实施例中，第一批次106-1及第二批次106-2需要一段时间来装载到光刻设备100中。
在一些实施例中，第一晶片106a具有与第二晶片106b类似或不同的配置。在一些实施例中，第一晶片106a及第二晶片106b包含例如硅等半导体材料。在一些实施例中，第一晶片106a及第二晶片106b为圆形形状或任何其它合适的形状。在一些实施例中，用例如光致抗蚀剂等辐射敏感材料涂布第一晶片106a及第二晶片106b。在一些实施例中，辐射敏感材料通过旋涂或任何其它合适的操作而涂布在第一晶片106a及第二晶片106b上。
在一些实施例中，第一批次106-1及第二批次106-2具有不同的批次大小。在一些实施例中，第一晶片106a的总数不同于第二晶片106b的总数。在一些实施例中，第一批次106-1具有比第二批次106-2更小的批次大小。在一些实施例中，第一晶片106a的总数基本上小于第二晶片106b的总数。
在操作202中，如图5C及5D中所示，导出用于处理第一批次106-1(后续操作206)的第一处理时间T1。在如图5C中所示的一些实施例中，在将第一批次106-1装载到光刻设备100中之后导出第一处理时间T1。在如图5D中所示的一些实施例中，第一处理时间T1的导出需要一段时间。
在一些实施例中，根据第一批次106-1中的第一晶片106a的批次大小或总数来导出第一处理时间T1。在一些实施例中，第一处理时间T1与第一批次106-1中的第一晶片106a总数来成比例。在一些实施例中，第一处理时间T1等于用于处理第一晶片106a中的一者的时间乘以第一批次106-1中的第一晶片106a的总数。
在操作203中，如图5E到5G中所示，导出用于处理第二批次106-2(后续操作209)的第二处理时间T2。在如图5E中所示的一些实施例中，在将第二批次106-2装载到光刻设备100中之后导出第二处理时间T2。在如图5F及5G中所示的一些实施例中，第二处理时间T2的导出需要一段时间。在如图5F中所示的一些实施例中，同时执行操作202及操作203。在如图5G中所示的一些实施例中，在操作202之后执行操作203。在一些实施例中，在操作202之前执行操作203。在一些实施例中，在处理第一批次106-1(后续操作206)或处理第二批次106-2(后续操作209)之前执行操作202及操作203。
在一些实施例中，根据第二批次106-2中的第二晶片106b的批次大小或总数来导出第二处理时间T2。在一些实施例中，第二处理时间T2与第二批次106-2中的第二晶片106b总数成比例。在一些实施例中，第二处理时间T2等于处理第二晶片106b中的一者的时间乘以第二批次106-2中的第二晶片106b的总数。在一些实施例中，第一处理时间T1基本上短于第二处理时间T2。
在操作204中，如图5H到5J中所示，导出第一处理时间T1与第二处理时间T2之间的处理时间差(T1-T2或T2-T1)。在如图5H中所示的一些实施例中，在操作202及操作203之后导出处理时间差(T1-T2或T2-T1)。在如图5I及5J中所示的一些实施例中，处理时间差(T1-T2或T2-T1)的导出需要一段时间。
在如图5I中所示的一些实施例中，在操作202及操作203之后执行操作204。在如图5J中所示的一些实施例中，在操作203之后执行操作204，且在操作202之后执行操作203。在一些实施例中，在操作202之后执行操作204，且在操作203之后执行操作202。
在一些实施例中，处理时间差(T1-T2或T2-T1)是第一处理时间T1与第二处理时间T2之间的时间差。在一些实施例中，在处理第一批次106-1(后续操作206)或处理第二批次106-2(后续操作209)之前执行处理时间差。
在一些实施例中，在处理第一批次106-1(后续操作206)或处理第二批次106-2(后续操作209)之前导出第一批次106-1的最后一个晶片的装载与装载第二批次106-2的第一晶片之间的时间间隔I(如图4中所示)。在一些实施例中，时间间隔I在完成第一批次106-1的处理(后续操作206)与开始第二批次106-2的处理(后续操作209)之间。在一些实施例中，根据第一晶片106a的总数与第二晶片106b的总数之间的差导出时间间隔I。在一些实施例中，在时间间隔I内执行第一掩模105-1的移除(后续操作205)及第二掩模105-2的装载(后续操作208)。在一些实施例中，时间间隔I基本上大于或等于处理时间差(T1-T2或T2-T1)。在一些实施例中，时间间隔I为约30秒至约100秒。
在操作205中，如图5K及5L中所示，将第一掩模105-1装载在光刻设备100的掩模台102上。在如图5K中所示的一些实施例中，通过掩模装载器将第一掩模105-1装载到掩模台102。在一些实施例中，掩模装载器将第一掩模105-1从掩模架装载到掩模台102。在一些实施例中，第一掩模105-1经配置以依预定图案施加辐射束，且在涂布有辐射敏感材料的第一晶片106-1上产生预定图案。
在如图5L所示的一些实施例中，第一掩模105-1的装载需要一段时间。在一些实施例中，第一掩模105-1的装载需要约20秒至50秒。在一些实施例中，第一掩模105-1的装载需要约40秒。
在操作206中，如图5M及5N中所示，在光刻设备100的晶片台104上处理第一批次106-1。在如图5N中所示的一些实施例中，在第一掩模105-1的装载(操作205)之后在第一持续时间D1内开始第一批次106-1的处理。在一些实施例中，操作205及操作206间隔开约第一持续时间D1。在一些实施例中，根据第一批次106-1中的第一晶片106a的第一处理时间T1数来导出第一持续时间D1。在一些实施例中，第一持续时间D1基本上大于或等于零秒。在一些实施例中，在操作205之后立即执行操作206，且因此第一持续时间D1等于零秒。
在如图5N中所示的一些实施例中，在第一批次106-1的处理(操作206)之前，将第一掩模105-1加热一段时间。在一些实施例中，在将第一掩模105-1装载在掩模台102上(操作205)之后且在第一批次106-1的处理之前，将第一掩模105-1加热第一持续时间D1(操作206)。在一些实施例中，将第一掩模105-1加热到预定温度。在一些实施例中，凭借通过第一掩模105-1投射来自光刻设备100的照明器101的辐射束来加热第一掩模105-1。
在一些实施例中，透镜103安置在掩模台102与晶片台104之间。在一些实施例中，光刻设备100的透镜103经配置以聚焦来自照明器101的辐射束且减小第一晶片106a上的第一掩模105-1的预定电路图案。在一些实施例中，在第一批次106-1的处理(操作206)之前，将透镜103加热一段时间。在一些实施例中，将透镜103加热第一持续时间D1。在一些实施例中，将透镜103加热到预定温度。在一些实施例中，通过将来自照明器101的辐射束通过透镜103投射来加热透镜103。在一些实施例中，如果在第一批次106-1的处理之前控制第一掩模105-1或透镜103的温度，那么可改进处理第一批次106-1的质量。
在如图5M及5N中所示的一些实施例中，执行第一批次106-1的处理达第一处理时间T1。在一些实施例中，当第一批次106-1的第一晶片装载在晶片台104上时，操作206开始，且当第一批次106-1的最后一个晶片经处理且从晶片台104移除时，操作206完成。在一些实施例中，在第一处理时间T1期间，将第一晶片106a逐个地装载到晶片台104，且将来自照明器101的辐射束通过第一掩模105-1朝向第一晶片106a逐个投射。在一些实施例中，在第一处理时间T1期间，在晶片台104上装载及处理第一批次106-1的第一晶片，且然后将第一批次106-1的第一晶片从晶片台104移除，并在晶片台104上装载及处理第一批次106-1的最后一个晶片，且然后将第一批次106-1的最后一个晶片从晶片台104移除。因而，第一掩模105-1的预定电路图案被图案化在第一晶片106a中的每一者上。
在一些实施例中，在操作206期间，第一掩模105-1沿着方向A移位，第一晶片106a中的一者沿着方向B移位，且将辐射束通过第一掩模105-1及透镜103朝向第一晶片106a中的一者投射。
在操作207中，如图5O及5P中所示，将第一掩模105-1从掩模台102移除。在如图5O中所示的一些实施例中，通过掩模装载器将第一掩模105-1从掩模台102移回到掩模架。在一些实施例中，在第一批次106-1的处理(操作206)之后且在第二批次106-2的处理(后续操作209)之前，将第一掩模105-1从掩模台102移除。
在如图5P所示的一些实施例中，第一掩模105-1的移除需要一段时间。在一些实施例中，第一掩模105-1的移除需要约第三处理时间T3。在一些实施例中，第三处理时间T3为约20秒至50秒。在一些实施例中，第三处理时间T3为约40秒。
在如图5P中所示的一些实施例中，在第一批次106-1的处理(操作206)之后，在第二持续时间D2内开始第一掩模105-1的移除。在一些实施例中，第二持续时间D2介于第一批次106-1的处理(操作206)与第一掩模105-1从掩模台102的移除(操作207)之间。在一些实施例中，第二持续时间D2介于第一批次106-1的最后一个晶片从晶片台104的移除与第一掩模的移除207之间。在一些实施例中，在时间间隔I内执行操作207。在一些实施例中，操作206及操作207间隔开约第二持续时间D2。在一些实施例中，在第一批次106-1的处理(操作206)之前确定第二持续时间D2。在一些实施例中，第二持续时间D2是由处理时间差(T1-T2或T2-T1)或时间间隔I确定。在一些实施例中，第二持续时间D2基本上大于或等于零秒。在一些实施例中，在操作206之后立即执行操作207，且因此第二持续时间D2等于零秒。
在如图5O及5P中所示的一些实施例中，透镜103被冷却达一段时间。在一些实施例中，透镜103在第二持续时间D2或第三处理时间T3期间被冷却。在一些实施例中，照射器101停止投射辐射束以冷却透镜103。在一些实施例中，将透镜103冷却到预定温度。
在操作208中，如图5Q及5R中所示，将第二掩模105-2装载在光刻设备100的掩模台102上。在如图5Q中所示的一些实施例中，通过掩模装载器将第二掩模105-2装载到掩模台102。在一些实施例中，掩模装载器将第二掩模105-2从掩模架装载到掩模台102。在一些实施例中，第二掩模105-2经配置以依预定图案施加辐射束，且在涂布有辐射敏感材料的第二晶片106-2上产生预定图案。在一些实施例中，第二掩模105-2具有与第一掩模105-1不同的预定电路图案。
在如图5R中所示的一些实施例中，将操作208执行达一段时间。在一些实施例中，第二掩模105-2的装载需要约第四处理时间T4。在一些实施例中，第四处理时间T4为约20秒至50秒。在一些实施例中，第四处理时间T4为约40秒。在一些实施例中，在第一批次106-1的处理(操作205)之后且在第二批次106-2的处理(后续操作209)之前执行第二掩模105-2的装载。
在如图5R中所示的一些实施例中，在第一掩模105-1的移除(操作207)之后在第三持续时间D3内开始第二掩模105-2的装载。在一些实施例中，第三持续时间D3介于第一掩模105-1的移除(操作207)与第二掩模105-2的装载之间(操作208)之间。在一些实施例中，操作207及操作208间隔开约第三持续时间D3。在一些实施例中，在第一批次106-1的处理(操作206)之前确定第三持续时间D3。在一些实施例中，第三持续时间D3是由处理时间差(T1-T2或T2-T1)或时间间隔I确定。在一些实施例中，第三持续时间D3基本上大于或等于零秒。在一些实施例中，在操作207之后立即执行操作208，且因此第三持续时间D3等于零秒。
在如图5Q及5R中所示的一些实施例中，透镜103被冷却达一段时间。在一些实施例中，透镜103在第三持续时间D3或第四处理时间T4期间被冷却。在一些实施例中，照射器101停止投射辐射束以冷却透镜103。在一些实施例中，将透镜103冷却到预定温度。
在操作209中，在晶片台104上处理第二批次106-2，如图5S及5T中所示。在如图5T中所示的一些实施例中，在第二掩模105-2的装载(操作208)之后在第四持续时间D4内开始第二批次106-2的处理。在一些实施例中，操作208及操作209间隔开约第四持续时间D4。在一些实施例中，第四持续时间D4介于第二掩模105-2的装载(操作208)与第二批次106-2的第一晶片的装载之间。在一些实施例中，根据第二批次106-2中的处理时间差(T1-T2或T2-T1)、第二处理时间T2、时间间隔I或第二晶片106b的总数导出第四持续时间D4。在一些实施例中，在第二批次106-2的处理(操作209)之前确定第四持续时间D4。在一些实施例中，第四持续时间D4基本上大于或等于零秒。在一些实施例中，在操作205之后立即执行操作209，且因此第四持续时间D4等于零秒。
在一些实施例中，在将第二掩模105-2装载在掩模台102上(操作208)之后，将第二掩模105-2加热一段时间。在一些实施例中，在第二掩模105-2的装载(操作208)之后且在第二批次106-2的处理之前，将第二掩模105-2加热第四持续时间D4。在一些实施例中，将第二掩模105-2加热到预定温度。在一些实施例中，凭借通过第二掩模105-2投射来自光刻设备100的照明器101的辐射束来加热第二掩模105-1。
在一些实施例中，将透镜103加热一段时间。在一些实施例中，将透镜103加热第四持续时间D4。在一些实施例中，将透镜103加热到预定温度。在一些实施例中，通过将来自照明器101的辐射束投射通过透镜103来加热透镜103。在一些实施例中，如果在第二批次106-2的处理之前控制第二掩模105-2或透镜103的温度，那么可改进处理第二批次106-2的质量。在一些实施例中，在第一掩模105-1的移除之后且在第二批次106-2的处理之前将透镜103加热。
在如图5S及5T中所示的一些实施例中，执行第二批次106-2的处理达第二处理时间T2。在一些实施例中，当第二批次106-2的第一晶片被装载在晶片台104上时，第二批次106-2的处理开始，且第二批次106-2的处理在第二批次106-2被处理并从晶片台104移除时完成。在一些实施例中，在第二处理时间T2期间，将第二晶片106b逐个地装载到晶片台104，且将来自照明器101的辐射束通过第二掩模105-2朝向第二晶片106b逐个投射。在一些实施例中，在第二处理时间T2期间，在晶片台104上装载及处理第二批次106-2的第一晶片，且然后将第二批次106-2的第一晶片从晶片台104移除，且在晶片台104上装载及处理第二批次106-2的最后一个晶片，且然后将第二批次106-2的最后一个晶片从晶片台104移除。因而，第二掩模105-2的预定电路图案被图案化在第二晶片106b中的每一者上。
在一些实施例中，在操作209期间，第二掩模105-2沿着方向A移位，第二晶片106b中的一者沿着方向B移位，且将辐射束通过第二掩模105-2及透镜103朝向第二晶片106b中的一者投射。
在操作210中，如图5U及5V中所示，将第二掩模105-2从掩模台105移除。在如图5U中所示的一些实施例中，通过掩模装载器将第二掩模105-2从掩模台102移回到掩模架。在一些实施例中，在第二批次106-2的处理(后续操作209)之后，将第二掩模105-2从掩模台102移除。在如图5V中所示的一些实施例中，将操作210执行达一段时间。在一些实施例中，第二掩模105-2的移除需要约20至50秒。在一些实施例中，第二掩模105-2的移除需要约40秒。
揭示了一种制造半导体结构的方法。所述方法提供包含在处理第一批次及第二批次之前导出处理第一处理与处理第二批次之间的处理时间差。因而，从掩模台移除第一掩模、在掩模台上装载第二掩模及装载第二批次与第一批次及第二批次之间的批次大小差相关。因此，可及时地执行第一掩模的移除、第二掩模的装载及第二批次的装载。可防止或最小化第二掩模的装载的延迟及第二批次的不全装载。此外，第一掩模、第二掩模及安置在掩模台与晶片台之间的透镜的加热或冷却与处理时间差相关，且因此控制第一掩模、第二掩模及安置在掩模台与晶片台之间的透镜的温度。因此，可提高或改进第一批次及第二批次的处理质量。
在一些实施例中，一种制造半导体结构的方法包含：提供包含多个第一晶片的第一批次及包含多个第二晶片的第二批次；导出用于处理所述第一批次的第一处理时间；导出用于处理所述第二批次的第二处理时间；导出所述第一处理时间与所述第二处理时间之间的处理时间差；在掩模台上装载第一掩模；在晶片台上处理所述第一批次；从所述掩模台移除所述第一掩模；在所述掩模台上装载第二掩模；及在所述晶片台上处理所述第二批次，其中完成所述第一批次的所述处理与开始所述第二批次的所述处理之间的时间间隔基本上大于或等于所述处理时间差。
在一些实施例中，根据所述多个第一晶片的总数导出所述第一处理时间，或根据所述多个第二晶片的总数导出所述第二处理时间。在一些实施例中，第一处理时间基本上短于第二处理时间。在一些实施例中，所述多个第一晶片的总数基本上小于所述多个第二晶片的总数。在一些实施例中，在所述第一批次的所述处理、所述第二掩模的所述装载或所述第二批次的所述处理之前执行所述处理时间差的所述导出。在所述时间间隔内执行第一掩模的移除及第二掩模的装载。在一些实施例中，在所述第一批次的所述处理之后且在所述第二批次的所述处理之前执行所述第一掩模的所述移除及所述第二掩模的所述装载。在一些实施例中，所述第一批次的所述处理包含将所述多个第一晶片逐个装载在所述晶片台上，并将辐射束通过所述第一掩模朝向所述多个第一晶片逐个投射。在一些实施例中，所述第二批次的所述处理包含将所述多个第二晶片逐个装载在所述晶片台上，并将辐射束通过所述第二掩模朝向所述多个第二晶片逐个投射。在一些实施例中，所述方法进一步包含根据所述时间间隔导出加热所述第二掩模的第一持续时间；及在所述第二掩模的所述装载之后且在所述第二批次的所述处理之前将所述第二掩模加热所述第一持续时间。在一些实施例中，所述方法进一步包含提供安置在所述掩模台与所述晶片台之间的透镜；根据所述时间间隔导出加热所述透镜的第二持续时间；及在所述第一批次的所述处理之后且在所述第二批次的所述处理之前将所述透镜加热所述第二持续时间。
在一些实施例中，一种制造半导体结构的方法包含：提供包含多个第一晶片的第一批次及包含多个第二晶片的第二批次；导出所述第一批次的最后一个晶片的装载与装载所述第二批次的第一晶片之间的第一时间间隔；在掩模台上装载第一掩模；在晶片台上处理所述第一批次的第一晶片；从所述晶片台移除所述第一批次的所述第一晶片；在所述晶片台上处理所述第一批次的所述最后一个晶片；从所述晶片台移除所述第一批次的所述最后一个晶片；从所述掩模台移除所述第一掩模；在所述掩模台上装载第二掩模；在所述晶片台上处理所述第二批次的所述第一晶片；从所述晶片台移除所述第二批次的所述第一晶片；在所述晶片台上处理所述第二批次的最后一个晶片；从所述晶片台移除所述第二批次的所述最后一个晶片；及从所述掩模台移除所述第二掩模，其中所述第一批次的所述最后一个晶片的所述移除与所述第二批次的所述第一晶片的所述处理间隔开约所述第一时间间隔。
在一些实施例中，根据所述多个第一晶片的总数与所述多个第二晶片的总数之间的差导出所述第一时间间隔。在一些实施例中，在所述第一时间间隔内执行第一掩模的移除及第二掩模的装载。在一些实施例中，所述第一时间间隔为约30秒至约100秒。在一些实施例中，根据所述第一时间间隔确定所述第一批次的所述最后一个晶片的所述移除与所述第一掩模的所述移除之间的第二时间间隔、所述第一掩模的所述移除与所述第二掩模的所述装载之间的第三时间间隔及所述第二掩模的所述装载与所述第二批次的所述第一晶片的所述装载之间的第四时间间隔。在一些实施例中，所述第二时间间隔、所述第三时间间隔及所述第四时间间隔分别基本上大于或等于0秒。
在一些实施例中，一种制造半导体结构的方法包含：将包含多个第一晶片的第一批次及包含多个第二晶片的第二批次装载到设备中；导出处理所述第一批次与处理所述第二批次之间的处理时间差；确定所述第一批次的所述处理与第一掩模从所述设备的掩模台的移除之间的第一时间间隔；确定所述第一掩模的所述移除与第二掩模在所述掩模台上的装载之间的第二时间间隔；确定所述第二掩模的所述装载与所述第二批次的所述处理之间的第三时间间隔；在所述掩模台上装载所述第一掩模；在所述设备的晶片台上处理所述第一批次；从所述掩模台移除所述第一掩模；在所述掩模台上装载所述第二掩模；及在所述晶片台上处理所述第二批次，其中所述第一时间间隔、所述第二时间间隔及所述第三时间间隔是由所述处理时间差确定。
在一些实施例中，将所述第二掩模加热约所述第三时间间隔。在一些实施例中，所述第二批次的所述处理包含在所述掩模台上装载所述第二掩模之后在所述晶片台上装载所述第二批次的第一晶片。
前文概述了若干实施例的特征使得所属领域技术人员可更好地理解本发明实施例的方面。所属领域技术人员应明白的是，他们可轻易地使用本发明实施例作为设计或修改用于实行相同目的及/或实现本文介绍的实施例的相同优点的其它方法及结构的基础。所属领域技术人员还认识到，此类等效结构并未脱离本揭示内容的精神及范围，且在不脱离本揭示内容的精神及范围的情况下，他们可在本文中做出各种改变、替代及更改。

Claims (10)

1.一种制造半导体结构的方法，其包括：
提供包含多个第一晶片的第一批次及包含多个第二晶片的第二批次；
导出用于处理所述第一批次的第一处理时间；
导出用于处理所述第二批次的第二处理时间；
导出所述第一处理时间与所述第二处理时间之间的处理时间差；
在掩模台上装载第一掩模；
在晶片台上处理所述第一批次；
从所述掩模台移除所述第一掩模；
在所述掩模台上装载第二掩模；及
在所述晶片台上处理所述第二批次，
其中完成所述第一批次的所述处理与开始所述第二批次的所述处理之间的时间间隔基本上大于或等于所述处理时间差。
2.根据权利要求1所述的方法，其中根据所述多个第一晶片的总数导出所述第一处理时间，或根据所述多个第二晶片的总数导出所述第二处理时间。
3.根据权利要求1所述的方法，其中在所述第一批次的所述处理、所述第二掩模的所述装载或所述第二批次的所述处理之前执行所述处理时间差的所述导出。
4.根据权利要求1所述的方法，其中在所述时间间隔内执行所述第一掩模的所述移除及所述第二掩模的所述装载。
5.根据权利要求1所述的方法，其中所述第一批次的所述处理包含将所述多个第一晶片逐个装载在所述晶片台上，并将辐射束通过所述第一掩模朝向所述多个第一晶片逐个投射。
6.根据权利要求1所述的方法，其进一步包括：
根据所述时间间隔导出加热所述第二掩模的第一持续时间；及
在所述第二掩模的所述装载之后且在所述第二批次的所述处理之前将所述第二掩模加热所述第一持续时间。
7.根据权利要求1所述的方法，其进一步包括：
提供安置在所述掩模台与所述晶片台之间的透镜；
根据所述时间间隔导出加热所述透镜的第二持续时间；及
在所述第一批次的所述处理之后且在所述第二批次的所述处理之前将所述透镜加热所述第二持续时间。
8.一种制造半导体结构的方法，其包括：
提供包含多个第一晶片的第一批次及包含多个第二晶片的第二批次；
导出所述第一批次的最后一个晶片的装载与装载所述第二批次的第一晶片之间的第一时间间隔；
在掩模台上装载第一掩模；
在晶片台上处理所述第一批次的第一晶片；
从所述晶片台移除所述第一批次的所述第一晶片；
在所述晶片台上处理所述第一批次的所述最后一个晶片；
从所述晶片台移除所述第一批次的所述最后一个晶片；
从所述掩模台移除所述第一掩模；
在所述掩模台上装载第二掩模；
在所述晶片台上处理所述第二批次的所述第一晶片；
从所述晶片台移除所述第二批次的所述第一晶片；
在所述晶片台上处理所述第二批次的最后一个晶片；
从所述晶片台移除所述第二批次的所述最后一个晶片；及
从所述掩模台移除所述第二掩模，
其中所述第一批次的所述最后一个晶片的所述移除与所述第二批次的所述第一晶片的所述处理间隔开约所述第一时间间隔。
9.根据权利要求8所述的方法，其中根据所述第一时间间隔确定所述第一批次的所述最后一个晶片的所述移除与所述第一掩模的所述移除之间的第二时间间隔、所述第一掩模的所述移除与所述第二掩模的所述装载之间的第三时间间隔及所述第二掩模的所述装载与所述第二批次的所述第一晶片的所述装载之间的第四时间间隔。
10.一种制造半导体结构的方法，其包括：
将包含多个第一晶片的第一批次及包含多个第二晶片的第二批次装载到设备中；
导出处理所述第一批次与处理所述第二批次之间的处理时间差；
确定所述第一批次的所述处理与第一掩模从所述设备的掩模台的移除之间的第一时间间隔；
确定所述第一掩模的所述移除与第二掩模在所述掩模台上的装载之间的第二时间间隔；
确定所述第二掩模的所述装载与所述第二批次的所述处理之间的第三时间间隔；
在所述掩模台上装载所述第一掩模；
在所述设备的晶片台上处理所述第一批次；
从所述掩模台移除所述第一掩模；
在所述掩模台上装载所述第二掩模；及
在所述晶片台上处理所述第二批次，
其中所述第一时间间隔、所述第二时间间隔及所述第三时间间隔是由所述处理时间差确定。
CN201711250148.0A 2017-07-31 2017-12-01 制造半导体结构的方法 Active CN109324483B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/664,531 2017-07-31
US15/664,531 US10157741B1 (en) 2017-07-31 2017-07-31 Method of manufacturing a semiconductor structure

Publications (2)

Publication Number Publication Date
CN109324483A true CN109324483A (zh) 2019-02-12
CN109324483B CN109324483B (zh) 2021-05-04

Family

ID=64604888

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711250148.0A Active CN109324483B (zh) 2017-07-31 2017-12-01 制造半导体结构的方法

Country Status (3)

Country Link
US (1) US10157741B1 (zh)
CN (1) CN109324483B (zh)
TW (1) TWI673769B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7062716B2 (ja) * 2020-03-27 2022-05-06 キヤノン株式会社 半導体装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1379438A (zh) * 2001-03-29 2002-11-13 株式会社东芝 制造半导体器件的方法
CN1760761A (zh) * 2004-10-14 2006-04-19 茂德科技股份有限公司 用以决定对叠补偿参数的系统及方法
CN1996181A (zh) * 2006-01-03 2007-07-11 台湾积体电路制造股份有限公司 半导体在制品分配管理方法及系统
CN101995774A (zh) * 2009-08-20 2011-03-30 中芯国际集成电路制造(上海)有限公司 监测dmr性能的方法
CN103926800A (zh) * 2014-03-27 2014-07-16 中国科学院长春光学精密机械与物理研究所 一种光刻投影物镜微位移控制的电路结构
US20150346607A1 (en) * 2012-02-28 2015-12-03 Canon Kabushiki Kaisha Exposure apparatus and device manufacturing method using same
US20160310979A1 (en) * 2015-04-24 2016-10-27 SCREEN Holdings Co., Ltd. Substrate processing apparatus and substrate processing method
CN106158696A (zh) * 2015-04-17 2016-11-23 中芯国际集成电路制造(上海)有限公司 一种提高制造机台腔体产出效率的方法及系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7426420B2 (en) * 2003-09-15 2008-09-16 International Business Machines Corporation System for dispatching semiconductors lots
JP2006278531A (ja) * 2005-03-28 2006-10-12 Toshiba Corp 工程管理システム、工程管理方法及び半導体装置の製造方法
WO2008008727A2 (en) * 2006-07-10 2008-01-17 Applied Materials, Inc. Scheduling method for processing equipment
US20080051930A1 (en) * 2006-07-10 2008-02-28 Oh Hilario L Scheduling method for processing equipment
JP6297001B2 (ja) * 2014-03-19 2018-03-20 キヤノン株式会社 リソグラフィ装置、リソグラフィ方法、リソグラフィシステム、プログラム、および物品の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1379438A (zh) * 2001-03-29 2002-11-13 株式会社东芝 制造半导体器件的方法
CN1760761A (zh) * 2004-10-14 2006-04-19 茂德科技股份有限公司 用以决定对叠补偿参数的系统及方法
CN1996181A (zh) * 2006-01-03 2007-07-11 台湾积体电路制造股份有限公司 半导体在制品分配管理方法及系统
CN101995774A (zh) * 2009-08-20 2011-03-30 中芯国际集成电路制造(上海)有限公司 监测dmr性能的方法
US20150346607A1 (en) * 2012-02-28 2015-12-03 Canon Kabushiki Kaisha Exposure apparatus and device manufacturing method using same
CN103926800A (zh) * 2014-03-27 2014-07-16 中国科学院长春光学精密机械与物理研究所 一种光刻投影物镜微位移控制的电路结构
CN106158696A (zh) * 2015-04-17 2016-11-23 中芯国际集成电路制造(上海)有限公司 一种提高制造机台腔体产出效率的方法及系统
US20160310979A1 (en) * 2015-04-24 2016-10-27 SCREEN Holdings Co., Ltd. Substrate processing apparatus and substrate processing method

Also Published As

Publication number Publication date
TWI673769B (zh) 2019-10-01
TW201911370A (zh) 2019-03-16
US10157741B1 (en) 2018-12-18
CN109324483B (zh) 2021-05-04

Similar Documents

Publication Publication Date Title
CN110896043B (zh) 用于处理基板的装置
US5134436A (en) Exposure control method for adjusting the temperature of a workpiece holding chuck attracting surface based on memorized data
US9646898B2 (en) Methods for treating a substrate by optical projection of a correction pattern based on a detected spatial heat signature of the substrate
EP2405477B1 (en) Coating and developing apparatus and method
US20170017166A1 (en) Synchronized Integrated Metrology for Overlay-Shift Reduction
JP2008141163A (ja) 集積熱ユニット
CN109324483A (zh) 制造半导体结构的方法
TW202107196A (zh) 在半導體製造中對光罩進行熱管理的系統及方法
JP2011035377A (ja) 露光装置及びデバイスの製造方法
TWI284920B (en) Pattern control system
CN108363362B (zh) 半导体机台产能模拟方法及半导体机台产能模拟系统
US6907742B2 (en) Apparatus and method for controlling wafer temperature
US6607380B1 (en) Substrate conveying system and device manufacturing method using the same
TW201834209A (zh) 製造具有優化的柵極氧化物厚度的記憶體器件
US9377691B2 (en) Coating and developing apparatus, coating and developing method and storage medium
van der Voort et al. Unlocking the full potential of Lithography for Advanced Packaging
KR102619710B1 (ko) 포토리소그래피 장치용 처리 블록 및 이를 이용한 포토리소그래피 장치
CN110320757A (zh) 晶圆曝光机
KR102619709B1 (ko) 포토리소그래피 장치용 처리 블록 및 이를 이용한 포토리소그래피 장치
US11520232B2 (en) Film for application to three-dimensional sample, method for manufacturing same, and method for transferring fine pattern using same
JP2008004591A (ja) 基板の処理方法、プログラム、コンピュータ読み取り可能な記録媒体及び基板の処理システム
JP2001168153A (ja) 基板処理装置
KR20070080445A (ko) 집적회로 장치 제조용 노광 장치
KR20240041236A (ko) 반도체 제조 장치, 박리 유닛 및 반도체 장치의 제조 방법
KR20230059873A (ko) 포토리소그래피 장치용 처리 블록 및 이를 이용한 포토리소그래피 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant