CN109302367A - 多通道信号模拟解调系统及其方法 - Google Patents

Abstract

本发明涉及一种多通道信号模拟解调系统及其方法，其特征在于：包括多相滤波模块，所述多相滤波模块的输入端用于获取AD信号，并将该AD信号分为a路IQ数据后分别送入所述多相滤波模块的输出端组，所述多相滤波模块的输出端组与并转串输入模块的输入端组一一对应连接，所述并转串输入模块用于对a路IQ数据进行仲裁排序，所述并转串输入模块的输出端连接解调模块，所述解调模块的输出端连接串转并输出模块；所述多相滤波模块、并转串输入模块、解调模块和串转并输出模块均集成在FPGA芯片上。本发明提高了多通道信号的实时守候能力，解决了瞬时信号难以监测的问题；提高了FPGA的芯片利用率，节约资源，同时提高了信号解调的效率。

Description

多通道信号模拟解调系统及其方法

技术领域

本发明涉及无线信号解调技术领域，具体地说，是一种多通道信号模拟解调系统及其方法。

背景技术

近年来，随着无线技术的迅猛发展，高速跳频、扩频、时分复用等各种复杂调制技术应用越来越广泛。在无线信号监测领域，需要实时监测不同频段的多个信号，捕获各类信号，还需要实时守候检测频段的信号动作，常规技术下，在同一时间只能监测到某一指定频段的信号，其他频段的信号容易漏失，尤其是短时信号的监测更为不易。

传统信号监测装置的一次只能处理一个信道/通道的信号，当同时接收到多通道信号，来不及处理，容易导致漏失有用信号；由于这一缺陷，目前出现了具有多路信号处理能力的监测装置，但该装置的信号处理带宽比较窄，再加上多路信号解调，消耗资源量大，最后导致信号处理能力不佳。在无线信号监测与管理工作中，对多种信号的实时守候一直是信号检测领域的焦点问题，利用传统技术手段进行无线电信号检测已无法满足当前的市场需求。

现有技术的缺陷在于：多通道信号同时处理能力不佳，导致无线监测的多通道信号实时守候能力不高。

发明内容

针对上述检测设备对多通道信号的处理能力不佳的缺陷，本发明提供一种多通道信号模拟解调系统及其方法，该方法将多路信号进行并转串处理后，以串行数据方式传入解调模块解调处理，既提高了多通道信号的处理能力，还提高了FPGA芯片的利用率，节约了资源。

为了达到上述目的，本发明的技术方案如下：

一种多通道信号模拟解调系统，其关键在于：包括多相滤波模块，所述多相滤波模块的输入端用于获取AD信号，并将该AD信号分为a路IQ数据后分别送入所述多相滤波模块的输出端组，所述多相滤波模块的输出端组与并转串输入模块的输入端组一一对应连接，所述并转串输入模块用于对a路IQ数据进行仲裁排序，所述并转串输入模块的输出端连接解调模块，所述解调模块的输出端连接串转并输出模块；

所述多相滤波模块、并转串输入模块、解调模块和串转并输出模块均集成在FPGA芯片上。

上述方案中，在解调模块之前采用并转串输入模块和解调模块之后采用串转并输出模块，将多通道的信号转成串行信号进行依次解调后，再转换成多通道传输，提高了FPGA的芯片利用率，从而提高了解调效率。其中，在多路信号进行串行排序时，预先设置了排序规则，使每路信号在传输过程中，进行智能标记、排序和识别，提高信号传输效率，防止了信号传输发生错误；并且当AD信号为瞬时信号时，也能及时分配到相应带宽的通道进行排队处理，有效防止了瞬时信号丢失的情况，增强了瞬时信号的处理能力。

其中多相滤波模块为多相滤波器，采用数字信道化算法原理进行多相滤波，即将宽带信号进行频域划分，经过信道化处理后转化为多个窄带信号。

再进一步的技术方案为，所述并转串输入模块包括n个缓冲单元和一个仲裁单元，n个所述缓冲单元的输入端作为所述并转串输入模块的输入端组，n个所述缓冲单元的输出端均连接所述仲裁单元的输入端，所述仲裁单元的输出端作为所述并转串输入模块的输出端；

n个所述缓冲单元分别用于对n路信号传输通道中的IQ数据进行缓冲存储，所述仲裁单元对并行的a路IQ数据进行仲裁排序后传入所述解调模块，其中a≤n，且a和n均为正整数。

采用上述方案，为了提高传输效率，缓冲单元首先对数据进行缓冲，当缓冲到最小数据点后再传输给仲裁模块。其中，缓冲单元还具有标记功能，使IQ数据带有相应传输通道的标记，标记内容至少包括通道的带宽范围，并且数据的标记是后续并转串输入模块和串转并输出模块可识别的。

再进一步的技术方案为，所述仲裁排序的仲裁原则如下：

按照数据到达的先后顺序进行依次排序；

同时到达的数据，根据数据传输通道的历史上传概率，由低到高依次进行排序。

采用上述方案，为了平衡每个通道的传输机会，采用仲裁原则对多通道的信号进行仲裁排序后传输。

仲裁排序的仲裁原则可根据数据种类进行适应性调整，不仅限于上述原则。

如若某一带宽数据尤为重要时，则仲裁排序的仲裁原则可将该对应通道的数据设置为最高优先级，一旦有该通道的数据进入排序时，都优先处理，节约时间。通过合理设置仲裁排序的仲裁原则，使数据传输过程更加智能，通道传输过程可调、可变化，适应性强。

再进一步的技术方案为，所述解调模块中包括并列的实时相位计算支路和实时幅度计算支路，所述实时相位计算支路和实时幅度计算支路的输入端均连接所述并转串输入模块，所述实时相位计算支路和实时幅度计算支路的输出端均连接所述串转并输出模块；

其中，所述实时相位计算支路中包括依次串联的实时相位计算单元、PM解调单元和FM解调单元，所述实时相位计算单元输入端作为所述实时相位计算支路的输入端，所述FM解调单元的输出端作为所述实时相位计算支路的输出端；

所述实时幅度计算支路中包括依次连接的实时幅度计算单元和AM解调单元，所述实时幅度计算单元的输入端作为所述实时幅度计算支路的输入端，所述AM解调单元的输出端作为所述实时幅度计算支路输出端。

采用上述方案，由于不同信号的调制方式不尽相同，分别有AM调制、FM调制和PM调制方式，信号的解调需与调制方式对应，当信号为AM调制方式时，往实时幅度计算支路传输，先进行实时幅度计算，然后进入AM解调模块进行解调处理；当信号为PM调制/FM调制方式时，往实时相位计算支路传输，先在实时幅度计算单元计算实时幅度，然后进入PM解调单元和FM解调单元进行解调处理。

一种权1-4任意一项所述的多通道信号模拟解调系统的解调方法，其关键在于：包括以下步骤：

S1、AD信号传入多相滤波模块，由多相滤波模块根据AD信号的数据带宽分成a路IQ数据后送入与带宽对应的通道中传输；

其中任意一路IQ数据对应一个带宽，每路IQ数据分别在其对应带宽的通道中传输，其中总通道数为n，a≤n；

S2、a路IQ数据并行传入并转串输入模块，该并转串输入模块对传入的a路IQ数据分别进行缓冲存储，缓冲存储完成后对每路IQ数据进行标记并对所有IQ数据进行仲裁排序，按序整理成一路a组的串行数据B＝{b₁,b₂,…b_a}；

其中每路IQ数据被标记后均带有相应传输通道的通道标记；

S3、一路a组的串行数据B＝{b₁,b₂,…b_a}按序依次传入解调模块中进行模拟解调处理后，得到解调后的解调数据C＝{c₁,c₂,…c_a}；

S4、解调数据C＝{c₁,c₂,…c_a}传入串转并输出模块，该串转并输出模块识别解调数据C＝{c₁,c₂,…c_a}中的每组数据的通道标记后，将每组数据按通道标记分发到对应的通道传输。

上述方案中，多相滤波模块用于将一定带宽下的总信号按照相位分成多个不同带宽的分信号，并形成对应带宽的传输通道，当信号传入通道时会给该信号带上一个相应的通道标记，该通道标记可在后续过程中被识别出来。

进一步的技术方案，步骤S2中并行的a路IQ数据在所述并转串输入模块中转化成串行数据的方法如下：

S21、所述并转串输入模块中的n个缓冲单元分别收集对应通道中的IQ信号，并对其进行缓冲存储；

S22、当任意一个缓冲单元集齐IQ数据的最小数据点后，该缓冲单元对每路IQ数据进行标记，并将带有通道标记的所有IQ数据点发送给所述并转串输入模块中的仲裁单元；

其中最小数据点为自定义设定；

S23、所述仲裁单元根据仲裁排序的原则，为抢占成功的IQ数据分配排队序号，所有抢占成功的IQ数据按序排队形成串行数据；

S24、所述串行数据通过唯一的传输接口传入所述解调模块。

采用上述方案，为了对每个通道的数据进行智能排序和传输，保证传输数据的优先顺序和合理传输规划效率，利用仲裁排序对多个通道的信号进行并转串处理，得到最佳传输排序。

更进一步的技术方案，步骤S23中所述仲裁单元仲裁排序的原则如下：

S231：所述仲裁单元实时接收n个通道传入的信号，确定竞争信号的总路数k；

S232：仲裁单元对所有竞争信号相应通道的历史上传概率进行判定，选择上传概率最低的通道中的信号为抢位成功信号；

S233：对该抢位成功的信号进行优先级判定，并根据优先级的高低确定该信号的排队序号；

S234：该抢位成功的信号按照其排队序号排队通过唯一的传输接口传输；

S235：将竞争信号的总路数k减一，并判断减一后的竞争信号总路数是否为零，是则结束，否则返回步骤S232。

需要说明的是，根据不同的数据传输要求，该仲裁单元仲裁排序的原则可适应性调整，不仅限于上述原则。

进一步地，所述竞争信号或为同一时间进入仲裁单元的多路信号，或为堆积在仲裁单元输入端未处理的多路信号。

更进一步地，所述步骤S233中优先级判定方法是根据信号的历史传输成功概率判定，历史传输成功概率低则优先级高，按照优先级对串行数据进行重新排队传输。

采用上述方案，结合仲裁排序和优先级判定两个步骤，充分平衡了每个通道的传输几率。其中需要说明的是，根据不同的数据传输要求，该仲裁单元中优先级判定的原则可适应性调整。

所述步骤S3中模拟解调方式如下：

所述模拟解调包括实时幅度计算支路和实时相位计算支路，当传入解调模块的信号为AM调制方式时，进入实时幅度计算支路；当传入解调模块的信号为FM调试方式或者PM调制方式时，进入实时相位计算支路；

其中，在所述实时相位计算支路中，当信号为FM调制方式时，所述PM调节单元仅提供传输通道，当信号为PM调制方式时，所述FM调节单元仅提供传输通道。

采用上述方案，在实时相位计算支路中，当信号为FM调制方式时，该信号只在FM解调单元进行解调处理，而所述PM调节单元仅提供传输通道，不对该信号做任何处理；当信号为PM调制方式时，改信号只在PM解调单元做解调处理，所述FM调节单元仅提供传输通道，不对该信号做任何处理。

有益效果：(1)提高了多通道信号的实时守候能力，解决了瞬时信号难以监测的问题；(2)提高了FPGA的芯片利用率，节约资源，同时提高了信号解调的效率。

附图说明

图1为本发明的系统组成框图；

图2为并转串输入模块的组成框图；

图3为解调模块的内部组成框图；

图4为本发明的方法流程图；

图5为并转串输入模块的工作流程图；

图6为仲裁模块的仲裁排序方法流程图。

具体实施方式

下面结合实施例以及附图对本发明作进一步说明：

如图1所示，一种多通道信号模拟解调系统，其关键在于：包括多相滤波模块，所述多相滤波模块的输入端用于获取AD信号，并将该AD信号分为a路IQ数据后分别送入所述多相滤波模块的输出端组，所述多相滤波模块的输出端组与并转串输入模块的输入端组一一对应连接，所述并转串输入模块用于对a路IQ数据进行仲裁排序(a≤64)，所述并转串输入模块的输出端连接解调模块，所述解调模块的输出端连接串转并输出模块；所述多相滤波模块、并转串输入模块、解调模块和串转并输出模块均集成在FPGA芯片上。

本实施例中，所述FPGA芯片选用xc7a200tfbg676-2型号。

如图2所示，所述并转串输入模块包括64个缓冲单元和一个仲裁单元，64个所述缓冲单元的输入端作为所述并转串输入模块的输入端组，64个所述缓冲单元的输出端均连接所述仲裁单元的输入端，所述仲裁单元的输出端作为所述并转串输入模块的输出端；64个所述缓冲单元分别用于对64路信号传输通道中的IQ数据进行缓冲存储，所述仲裁单元对并行的a路IQ数据进行仲裁排序后传入所述解调模块，其中a≤64。

作为优选，所述仲裁排序的仲裁原则如下：按照数据到达的先后顺序进行依次排序；同时到达的数据，根据数据传输通道的历史上传概率，由低到高依次进行排序。

如图3所示，所述解调模块中包括并列的实时相位计算支路和实时幅度计算支路，所述实时相位计算支路中包括依次串联的实时相位计算单元、PM解调单元和FM解调单元，所述实时相位计算单元输入端作为所述实时相位计算支路的输入端，所述FM解调单元的输出端作为所述实时相位计算支路的输出端；所述实时幅度计算支路中包括依次连接的实时幅度计算单元和AM解调单元，所述实时幅度计算单元的输入端作为所述实时幅度计算支路的输入端，所述AM解调单元的输出端作为所述实时幅度计算支路输出端。

所述实时相位计算支路和实时幅度计算支路的输入端均连接所述并转串输入模块，所述实时相位计算支路和实时幅度计算支路的输出端均连接所述串转并输出模块。

一种权1-4任意一项所述的多通道信号模拟解调系统的解调方法，其关键在于：如图4所示，包括以下步骤：

S1、AD信号传入多相滤波模块，由多相滤波模块根据AD信号的数据带宽分成a路IQ数据后送入与带宽对应的通道中传输；

其中任意一路IQ数据对应一个带宽，每路IQ数据分别在其对应带宽的通道中传输，其中总通道数为64，a≤64；

S2、a路IQ数据并行传入并转串输入模块，该并转串输入模块对传入的a路IQ数据分别进行缓冲存储，缓冲存储完成后对每路IQ数据进行标记并对所有IQ数据进行仲裁排序，按序整理成一路a组的串行数据B＝{b₁,b₂,…b_a}；

其中每路IQ数据被标记后均带有相应传输通道的通道标记；

如图5所示，并行的a路IQ数据在所述并转串输入模块中转化成串行数据的方法如下：

S21、所述并转串输入模块中的64个缓冲单元分别收集对应通道中的IQ信号，并对其进行缓冲存储；

S22、当任意一个缓冲单元集齐IQ数据的最小数据点后，该缓冲单元对每路IQ数据进行标记，并将带有通道标记的所有IQ数据点发送给所述并转串输入模块中的仲裁单元；

其中最小数据点为预先自定义设置的，由上位机下发，且最小数据点数的设定值满足：

最小数据点数≤解调模块处理时间*(输入采样率/n)

其中，解调模块处理时间为解调一路信号所需的最长时间；输入采样率为监测带宽所对应的采样率，即上位机下发监测带宽，采样率从监测带宽与采样率的对应表中获取；n为通道数。

S23、所述仲裁单元根据仲裁排序的原则，为抢占成功的IQ数据分配排队序号，所有抢占成功的IQ数据按序排队形成串行数据；

如图6所示，所述仲裁单元仲裁排序的原则如下：

S231：所述仲裁单元实时接收64个通道传入的信号，确定竞争信号的总路数k；

本实施例中，所述竞争信号或为同一时间进入仲裁单元的多路信号，或为堆积在仲裁单元输入端未处理的多路信号。

S232：仲裁单元对所有竞争信号相应通道的历史上传概率进行判定，选择上传概率最低的通道中的信号为抢位成功信号；

S233：对该抢位成功的信号进行优先级判定，并根据优先级的高低确定该信号的排队序号；

本实施例中，优先级判定方法是根据信号的历史传输成功概率判定，历史传输成功概率低则优先级高，按照优先级对串行数据进行重新排队传输；

S234：该抢位成功的信号按照其排队序号排队通过唯一的传输接口传输；

S235：将竞争信号的总路数k减一，并判断减一后的竞争信号总路数是否为零，是则结束，否则返回步骤S232。S24、所述串行数据通过唯一的传输接口传入所述解调模块。

S3、一路a组的串行数据B＝{b₁,b₂,…b_a}按序依次传入解调模块中进行模拟解调处理后，得到解调后的解调数据C＝{c₁,c₂,…c_a}；

S4、解调数据C＝{c₁,c₂,…c_a}传入串转并输出模块，该串转并输出模块识别解调数据C＝{c₁,c₂,…c_a}中的每组数据的通道标记后，将每组数据按通道标记分发到对应的通道传输。

本实施例中，所述步骤S3中模拟解调方式如下：所述模拟解调包括实时幅度计算支路和实时相位计算支路，当传入解调模块的信号为AM调制方式时，进入实时幅度计算支路；当传入解调模块的信号为FM调试方式或者PM调制方式时，进入实时相位计算支路；

其中，在所述实时相位计算支路中，当信号为FM调制方式时，所述PM调节单元仅提供传输通道，当信号为PM调制方式时，所述FM调节单元仅提供传输通道。即在实时相位计算支路中，当信号为FM调制方式时，该信号只在FM解调单元进行解调处理，而所述PM调节单元仅提供传输通道，不对该信号做任何处理；当信号为PM调制方式时，该信号只在PM解调单元做解调处理，所述FM调节单元仅提供传输通道，不对该信号做任何处理。

本实施例中，该系统支持守候64路最大处理带宽为500kHz的信号。整个系统占用FPGA芯片的资源见下表：

工作原理：本发明中的AD数据(采集到的瞬时数据或长时数据)进入多相滤波模块，多相滤波模块根据该AD数据的总带宽，分到相应的一个或多个带宽的通道中并行传输，并行传输的多路IQ数据进入并转串输入模块的缓冲单元进行缓冲存储；

当任意一路IQ数据缓冲量达到最小数据点数后，缓冲单元对该路IQ数据加上标记，并将带有通道标记(该标记能在传输过程中被仲裁单元、解调模块以及串转并输出模块识别)的该路IQ数据传入仲裁单元；

仲裁单元一直检测每一路传输通道中是否有IQ数据传入，当检测到一路或者多路IQ数据后，先对每路IQ数据的通道标记进行识别，根据事先预设的仲裁排序原则，对每一路IQ数据进行排序编制成串行数据B，并将该串行数据依序传入解调模块；

解调模块根据数据传入的先后顺序，依次对该串行数据进行解调处理，解调后得到串行的解调数据C，并将串行的解调数据C依次传输到串转并输出模块；

串转并输出模块接收到解调数据C后，分别对解调数据C中的每一路IQ数据的标记进行识别，根据通道标记将每一路解调后的IQ数据分发到对应的传输通道传输。

最后需要说明的是，上述描述仅仅为本发明的优选实施例，本领域的普通技术人员在本发明的启示下，在不违背本发明宗旨及权利要求的前提下，可以做出多种类似的表示，这样的变换均落入本发明的保护范围之内。

Claims (10)

1.一种多通道信号模拟解调系统，其特征在于：包括多相滤波模块，所述多相滤波模块的输入端用于获取AD信号，并将该AD信号分为a路IQ数据后分别送入所述多相滤波模块的输出端组，所述多相滤波模块的输出端组与并转串输入模块的输入端组一一对应连接，所述并转串输入模块用于对a路IQ数据进行仲裁排序，所述并转串输入模块的输出端连接解调模块，所述解调模块的输出端连接串转并输出模块；

所述多相滤波模块、并转串输入模块、解调模块和串转并输出模块均集成在FPGA芯片上。

2.根据权利要求1所述的多通道信号模拟解调系统，其特征在于：所述并转串输入模块包括n个缓冲单元和一个仲裁单元，n个所述缓冲单元的输入端作为所述并转串输入模块的输入端组，n个所述缓冲单元的输出端均连接所述仲裁单元的输入端，所述仲裁单元的输出端作为所述并转串输入模块的输出端；

n个所述缓冲单元分别用于对n路信号传输通道中的IQ数据进行缓冲存储，所述仲裁单元对并行的a路IQ数据进行仲裁排序后传入所述解调模块，其中a≤n，且a和n均为正整数。

3.根据权利要求2所述的多通道信号模拟解调系统，其特征在于：所述仲裁排序的仲裁原则如下：

按照数据到达的先后顺序进行依次排序；

同时到达的数据，根据数据传输通道的历史上传概率，由低到高依次进行排序。

4.根据权利要求1所述的多通道信号模拟解调系统，其特征在于：所述解调模块中包括并列的实时相位计算支路和实时幅度计算支路，所述实时相位计算支路和实时幅度计算支路的输入端均连接所述并转串输入模块，所述实时相位计算支路和实时幅度计算支路的输出端均连接所述串转并输出模块；

其中，所述实时相位计算支路中包括依次串联的实时相位计算单元、PM解调单元和FM解调单元，所述实时相位计算单元输入端作为所述实时相位计算支路的输入端，所述FM解调单元的输出端作为所述实时相位计算支路的输出端；

所述实时幅度计算支路中包括依次连接的实时幅度计算单元和AM解调单元，所述实时幅度计算单元的输入端作为所述实时幅度计算支路的输入端，所述AM解调单元的输出端作为所述实时幅度计算支路输出端。

5.一种权1-4任意一项所述的多通道信号模拟解调系统的解调方法，其特征在于：包括以下步骤：

S1、AD信号传入多相滤波模块，由多相滤波模块根据AD信号的数据带宽分成a路IQ数据后送入与带宽对应的通道中传输；

其中任意一路IQ数据对应一个带宽，每路IQ数据分别在其对应带宽的通道中传输，其中总通道数为n，a≤n；

S2、a路IQ数据并行传入并转串输入模块，该并转串输入模块对传入的a路IQ数据分别进行缓冲存储，缓冲存储完成后对每路IQ数据进行标记并对所有IQ数据进行仲裁排序，按序整理成一路a组的串行数据B＝{b₁,b₂,…b_a}；

其中每路IQ数据被标记后均带有相应传输通道的通道标记；

S3、一路a组的串行数据B＝{b₁,b₂,…b_a}按序依次传入解调模块中进行模拟解调处理后，得到解调后的解调数据C＝{c₁,c₂,…c_a}；

S4、解调数据C＝{c₁,c₂,…c_a}传入串转并输出模块，该串转并输出模块识别解调数据C＝{c₁,c₂,…c_a}中的每组数据的通道标记后，将每组数据按通道标记分发到对应的通道传输。

6.根据权利要求5所述的解调方法，其特征在于：步骤S2中并行的a路IQ数据在所述并转串输入模块中转化成串行数据的方法如下：

S21、所述并转串输入模块中的n个缓冲单元分别收集对应通道中的IQ信号，并对其进行缓冲存储；

S22、当任意一个缓冲单元集齐IQ数据的最小数据点后，该缓冲单元对每路IQ数据进行标记，并将带有通道标记的所有IQ数据点发送给所述并转串输入模块中的仲裁单元；

其中最小数据点为自定义设定；

S23、所述仲裁单元根据仲裁排序的原则，为抢占成功的IQ数据分配排队序号，所有抢占成功的IQ数据按序排队形成串行数据；

S24、所述串行数据通过唯一的传输接口传入所述解调模块。

7.根据权利要求6所述的解调方法，其特征在于：步骤S23中所述仲裁单元仲裁排序的原则如下：

S231：所述仲裁单元实时接收n个通道传入的信号，确定竞争信号的总路数k；

S232：仲裁单元对所有竞争信号相应通道的历史上传概率进行判定，选择上传概率最低的通道中的信号为抢位成功信号；

S233：对该抢位成功的信号进行优先级判定，并根据优先级的高低确定该信号的排队序号；

S234：该抢位成功的信号按照其排队序号排队通过唯一的传输接口传输；

S235：将竞争信号的总路数k减一，并判断减一后的竞争信号总路数是否为零，是则结束，否则返回步骤S232。

8.根据权利要求7所述的解调方法，其特征在于：所述竞争信号或为同一时间进入仲裁单元的多路信号，或为堆积在仲裁单元输入端未处理的多路信号。

9.根据权利要求7所述的解调方法，其特征在于：所述步骤S233中优先级判定方法是根据信号的历史传输成功概率判定，历史传输成功概率低则优先级高，按照优先级对串行数据进行重新排队传输。

10.根据权利要求5所述的解调方法，其特征在于：所述步骤S3中模拟解调方式如下：

所述模拟解调包括实时幅度计算支路和实时相位计算支路，当传入解调模块的信号为AM调制方式时，进入实时幅度计算支路；当传入解调模块的信号为FM调试方式或者PM调制方式时，进入实时相位计算支路；

其中，在所述实时相位计算支路中，当信号为FM调制方式时，所述PM调节单元仅提供传输通道，当信号为PM调制方式时，所述FM调节单元仅提供传输通道。