CN109272113A - 一种卷积神经网络的建立装置及方法 - Google Patents

一种卷积神经网络的建立装置及方法 Download PDF

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Abstract

本发明公开了一种卷积神经网络的建立装置及方法，根据特征图的数据量，在FPGA上设置了2～64个相同的卷积计算模块，分别处理不同的输出通道；在每个卷积计算模块中，将特征图中2～32个输入通道1个像素的数据同时输入到设置的卷积运算单元中；对于每个输入通道，由设置的卷积运算单元根据该输入通道对应的权值进行卷积运算，得到该输入通道的卷积值，然后累加所有输入通道的卷积值，再将累加的卷积值进行像素累加，最终得到经过了CNN运算的特征图，输出。这样，就采用FPGA简单实现了CNN的特征图的卷积神经运算。

Description

一种卷积神经网络的建立装置及方法
技术领域
本发明涉及嵌入式系统的大数据量深度学习计算领域，特别涉及一种采用现场可编程门阵列(FPGA)上实现卷积神经网络的建立装置及方法。
背景技术
卷积神经网络(CNN)是近年发展起来，并引起广泛重视的一种高效识别方法。特别是在模式分类领域，CNN由于避免了对特征图的复杂前期预处理，可以直接输入原始特征图，并得到最终的特征图的分类结果，因而得到了更为广泛的应用。由于CNN涉及运算的特征图的数据量大且运算复杂，一般都采用大型计算机编程实现，这会增加实现的难度及费用。
发明内容
有鉴于此，本发明实施例提供一种CNN的建立装置，该装置采用FPGA简单实现CNN的特征图的卷积神经运算。
本发明实施例还提供一种CNN的建立方法，该方法采用FPGA简单实现CNN的特征图的卷积神经运算。
本发明实施例是这样实现的：
一种卷积神经网络的建立装置，在现场可编程门阵列FPGA设置2～64个卷积计算模块，分别处理不同的输出通道；在每个卷积计算模块中包括：特征图输入缓存单元、特征图加载单元、卷积运算单元、权值缓存单元、权值加载单元、全输入通道累加单元、像素累加单元及特征图输出缓存单元；其中，
特征图输入缓存单元，用于缓存特征图，将2～32个输入通道的1个像素的特征图数据发送给特征图加载单元；
特征图加载单元，用于接收2～32个输入通道的1个像素的特征图数据，并寄存；
权值缓存单元，用于缓存2～32个输入通道对应的权值，并行发送给权值加载单元；
权值加载单元，用于并行接收对应16个输入通道的权值，并寄存；
卷积运算单元，用于根据从特征图加载单元接收的2～32个输入通道的1个像素的特征图数据，及从权值加载单元接收2～32个输入通道的对应权值，并行进行2～32个输入通道的1个像素的特征图数据的卷积累加运算，得到累加后的卷积值；
全输入通道累加单元，用于累加所有输入通道的卷积值，发送给像素累加单元；
像素累加单元，用于对全输入通道累加单元累加的所有输入通道的卷积值进行像素累加，最终得到经过卷积神经运算的特征图；
特征图输出缓存单元，用于接收经过卷积神经运算的特征图，并进行缓存。
一种卷积神经网络的建立方法，包括：
根据特征图的数据量，在FPGA上设置2～64个卷积计算模块，分别处理不同的输出通道；
在每个卷积计算模块中，将特征图中2～32个输入通道1个像素的数据同时输入到设置的卷积运算单元中；
对于每个输入通道，由设置的卷积运算单元根据该输入通道对应的权值进行卷积运算，得到该输入通道的卷积值，然后累加所有输入通道的卷积值；
将累加的卷积值进行像素累加，最终得到经过了CNN运算的特征图，输出。
如上可见，本发明实施例根据特征图的数据量，在FPGA上设置了2～64个相同的卷积计算模块，分别处理不同的输出通道；在每个卷积计算模块中，将特征图中2～32个输入通道1个像素的数据同时输入到设置的卷积运算单元中；对于每个输入通道，由设置的卷积运算单元根据该输入通道对应的权值进行卷积运算，得到该输入通道的卷积值，然后累加所有输入通道的卷积值，再将累加的卷积值进行像素累加，最终得到经过了CNN运算的特征图，输出。这样，就采用FPGA简单实现了CNN的特征图的卷积神经运算。
附图说明
图1为本发明实施例提供的CNN的建立装置结构示意图；
图2为本发明实施例提供的卷积计算模块结构示意图；
图3为本发明实施例提供的CNN的建立方法流程图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
为了简单且容易的情况下，实现CNN的卷积神经运算，本发明实施例采用FPGA实现，具体地，根据特征图的数据量，在FPGA上设置了2～64个相同的卷积计算模块，分别处理不同的输出通道；在每个卷积计算模块中，将特征图中2～32个输入通道1个像素的数据同时输入到设置的卷积运算单元中；对于每个输入通道，由设置的卷积运算单元根据该输入通道对应的权值进行卷积运算，得到该输入通道的卷积值，然后累加所有输入通道的卷积值，再将累加的卷积值进行像素累加，最终得到经过了CNN运算的特征图，输出。这样，就采用FPGA简单实现了CNN的特征图的卷积神经运算。
以下以具体采用32个卷积计算模块及16个输入通道对本发明实施例进行详细说明，但是需要注意的是，卷积计算模块的数量范围在2～64个，输入通道的数量范围在2～32个，这里并不限制。
图1为本发明实施例提供的CNN的建立装置结构示意图：在FPGA上设置相同的32个卷积计算模块，分别处理不同的输出通道；在每个卷积计算模块中包括：特征图输入缓存单元、特征图加载单元、卷积运算单元、权值缓存单元、权值加载单元、全输入通道累加单元、像素累加单元及特征图输出缓存单元；其中，
特征图输入缓存单元，用于缓存特征图，将16个输入通道的1个像素的特征图数据发送给特征图加载单元；
特征图加载单元，用于接收16个输入通道的1个像素的特征图数据，并寄存；
权值缓存单元，用于缓存16个输入通道对应的权值，并行发送给权值加载单元；
权值加载单元，用于并行接收对应16个输入通道的权值，并寄存；
卷积运算单元，用于根据从特征图加载单元接收的16个输入通道的1个像素的特征图数据，及从权值加载单元接收16个输入通道的对应权值，并行进行16个输入通道的1个像素的特征图数据的卷积累加运算，得到累加后的卷积值；
全输入通道累加单元，用于累加所有输入通道的卷积值，发送给像素累加单元；
像素累加单元，用于对全输入通道累加单元累加的所有输入通道的卷积值进行像素累加，最终得到经过卷积神经运算的特征图；
特征图输出缓存单元，用于接收经过卷积神经运算的特征图，并进行缓存。
在该装置中，所述特征图输入缓存单元采用在FPGA上的块随机存取存储器(BRAM)实现，具体由16个BRAM组成；特征图加载单元采用FPGA上的reg类型的寄存器实现，具体由16个reg类型的寄存器组成。
在该装置中，卷积运算单元采用设置在FPGA上的处理元件(PE)构成，所述PE具体是由数字信号处理(DSP)实现的，具体由16个PE组成。
在该装置中，权值缓存单元采用BRAM实现，具体由16个BRAM组成；权值加载单元采用FPGA上的reg类型的寄存器实现，具体由16个reg类型的寄存器组成；
在该装置中，特征图输出缓存单元采用BRAM实现。
图2为本发明实施例提供的卷积计算模块结构示意图，如图所示，其中，特征图输入缓存单元采用IBRAM表示，含义是特征图的BRAM，特征图加载单元采用IREG表示，含义是特征图的reg类型的寄存器；权值缓存单元采用WBRAM，含义是权值的BRAM，权值加载单元采用WREG表示，表示的是权值的reg类型的寄存器；卷积运算单元采用PE表示。
本发明实施例采用了32个卷积计算模块，同时处理32个输出通道，及每个卷积计算模块中进行16个输入通道的乘加运算，处理能力强大，可以处理任意大小的图片。
图3为本发明实施例提供的CNN的建立方法流程图，其具体步骤为：
步骤301、根据特征图的数据量，在FPGA上设置了32个相同的卷积计算模块，分别处理不同的输出通道；
步骤302、在每个卷积计算模块中，将特征图中16个输入通道1个像素的数据同时输入到设置的卷积运算单元中；
步骤303、对于每个输入通道，由设置的卷积运算单元根据该输入通道对应的权值进行卷积运算，得到该输入通道的卷积值，然后累加所有输入通道的卷积值；
步骤304、将累加的卷积值进行像素累加，最终得到经过了CNN运算的特征图，输出。
在该方法中，在步骤302之前，还包括：将16个输入通道的1个像素的特征图数据进行缓存后，发送给FPGA的reg类型寄存器寄存。
在该方法中，在步骤303之前，还包括获取该输入通道对应的权值过程：
16个输入通道对应的权值经过缓存后，发送给FPGA的reg类型权值寄存器寄存后，提供给卷积运算单元。
在该方法中，所述卷积运算单元采用设置在FPGA上的PE实现，具体采用DSP实现。
该方法还包括：输出后进行缓存，具体采用BRAM进行缓存。
可以看出，本发明实施例采用了FPGA简单实现了特征图的卷积神经网络运算，适用于深度学习芯片场景。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (9)

1.一种卷积神经网络的建立装置，其特征在于，在现场可编程门阵列FPGA设置2～64个卷积计算模块，分别处理不同的输出通道；在每个卷积计算模块中包括：特征图输入缓存单元、特征图加载单元、卷积运算单元、权值缓存单元、权值加载单元、全输入通道累加单元、像素累加单元及特征图输出缓存单元；其中，
特征图输入缓存单元，用于缓存特征图，将2～32个输入通道的1个像素的特征图数据发送给特征图加载单元；
特征图加载单元，用于接收2～32个输入通道的1个像素的特征图数据，并寄存；
权值缓存单元，用于缓存2～32个输入通道对应的权值，并行发送给权值加载单元；
权值加载单元，用于并行接收对应2～32个输入通道的权值，并寄存；
卷积运算单元，用于根据从特征图加载单元接收的2～32个输入通道的1个像素的特征图数据，及从权值加载单元接收2～32个输入通道的对应权值，并行进行2～32个输入通道的1个像素的特征图数据的卷积累加运算，得到累加后的卷积值；
全输入通道累加单元，用于累加所有输入通道的卷积值，发送给像素累加单元；
像素累加单元，用于对全输入通道累加单元累加的所有输入通道的卷积值进行像素累加，最终得到经过卷积神经运算的特征图；
特征图输出缓存单元，用于接收经过卷积神经运算的特征图，并进行缓存。
2.如权利要求1所述的装置，其特征在于，所述特征图输入缓存单元采用在FPGA上的块随机存取存储器BRAM；
所述特征图加载单元采用FPGA上的reg类型的寄存器实现。
3.如权利要求1所述的装置，其特征在于，所述卷积运算单元采用数字信号处理DSP实现。
4.如权利要求1所述的装置，其特征在于，所述权值缓存单元采用BRAM；
所述权值加载单元采用FPGA上的reg类型的寄存器；
所述特征图输出缓存单元采用BRAM。
5.一种卷积神经网络的建立方法，其特征在于，包括：
根据特征图的数据量，在FPGA上设置2～64个卷积计算模块，分别处理不同的输出通道；
在每个卷积计算模块中，将特征图中2～32个输入通道1个像素的数据同时输入到设置的卷积运算单元中；
对于每个输入通道，由设置的卷积运算单元根据该输入通道对应的权值进行卷积运算，得到该输入通道的卷积值，然后累加所有输入通道的卷积值；
将累加的卷积值进行像素累加，最终得到经过了CNN运算的特征图，输出。
6.如权利要求5所述的方法，其特征在于，在将特征图中2～32个输入通道1个像素的数据同时输入到设置的卷积运算单元中之前，还包括：
将2～32个输入通道的1个像素的特征图数据进行缓存后，发送给FPGA的reg类型寄存器寄存。
7.如权利要求5所述的方法，其特征在于，所述由设置的卷积运算单元根据该输入通道的权值进行卷积累加运算之前，该方法还包括获取该输入通道的权值过程：
2～32个输入通道对应的权值经过缓存后，发送给FPGA的reg类型权值寄存器寄存后，提供给卷积运算单元。
8.如权利要求5～7任一所述的方法，其特征在于，所述卷积运算单元采用DSP实现。
9.如权利要求5所述的方法，其特征在于，该方法还包括：输出后将经过卷积神经运算的特征图进行缓存。
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