CN1092229A - 交错延迟十单位自动纠错通信终端系统 - Google Patents
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Abstract
本发明公开了一种交错延迟十单位自动纠错通
信终端系统，其特征是发收端中交错器(3)与解交错
器(8)分别为用随机存储器(RAM)组成的均匀同步
(n2、n1)交错器与均匀同步(n1、n2)解交错器和收端中
四分路运算单元(13)用一级分路运算器。
按本发明设计制造的自动纠错通信终端系统，可
用中规模CMOS制成，与通常设计方案相比，可减
少器件3/5，且性能稳定可靠。
Description
本发明涉及自动纠错通信终端机，尤其是一种交错延迟十单位自动纠错通信终端系统，适用于舰艇、渔轮、驻外使团、卫星、宇航与深空无线电通信和水陆电缆、光缆通信。
在当今数字通信中，采用一般分组码或卷积码难以纠正有成片误码的突发误码群，提高通信可靠性。例如，苏联专利号1061275专利文献公开的一种单个错误纠错与多路错误发现用装置，由一只串联输入存储器和一只其输出端连接输入存储器辅助输入端的第一开关、一只其第一输入端接到存储器输出端的模量加法器、一只串联的第二开关、一个错误发现单元和一只第三开关，一只串联连接的触发器和第四开关、第五开关，其特征在于缩短发现错误和纠正错误的时间而引入一只串联连接的动态触发器、计数器和译码器、或门电路、第六开关和基码残余译码器，此译码器输入端接到错误发现单元相应输出端而一输出端接到2模量加法器第二输入端，加法器输出端通过第六开关连接输入存储器辅助输入端，在第六开关第二输入端接有译码器第一输出端，而第二输出端连接第一开关第二输入端和第二开关第一输入端，第二开关第二输入端与第四开关一起接到存储输出端，译码器第三输出端经第三开关连接触发器第一输入端，而触发器第二输入端与计数器第二输入端、动态触发器第一输入端连接一起成为起始装置输入端，译码器第四输出端通过串联连接的第五开关和或门连接到动态触发器第二输入端上，借此触发器第一输出端接到或门第二输入端上而第二输入端接到第五开关第二输入端上。
从苏联1061275号专利特征中可见，它未解决有成片误码突发误码群纠错问题，只是公开了一种缩短发现错误和纠正错误的时间的设计方案、鉴于现有技术存在的上述问题，本发明的目的是提供一种解决大群连续码自动纠错，自动纠正一位码，自动对两位码以上错误报警的和在数字信息传输中信息受外界因素干扰、衰减、中断传输而不影响通信质量的交错延迟十单位自动纠误通信终端系统。它由收发两部分组成，发端部分包括一只有A、B输入信道的信息十单位编码器、一只接通十单位编码器或人工信号源单元的转换开关、一只其输入端通过转换开关连接十单位编码器或人工信号源和时钟及时序电路单元输出端的移位寄存器均匀同步（n2、n1）交错器、一个其输入端连接交错器和时钟及时序电路单元输出端的信号输出单元、一只其输出端通过转换开关接通交错器的人工信号源单元、一只其输出端接通十单位编码器、交错器与信号输出单元输入端的时钟及时序电路单元;收端部分包括一个有A、B信道输入的信息输入单元、一只其输入端连接信息输入单元与时钟及位同步单元输出端的移位寄存器均匀同步（n1、n2）解交错器、一只其输入端接通解交错器、四分路运算单元输出端的码元纠错器、一个其输入端接通码元纠错器与时钟及位同步单元输出端的信息输出单元、一只输出端连接解交错器、字组同步单元与信息输出单元输入端的时钟及位同步单元、一只其输入端连接时钟及位同步单元与解交错器输出端的字组同步单元、一只其输入端连接字组同步单元输出端而其输出端连接码元纠错单元输入端的四分路运算单元，其特征在于发收端中的交错器与解交错器分别为采用“活址移位寄存器模型概念的由随机存储器（RAM）取代其中移位寄存器的均匀同步（n2、n1）交错器和（n1、n2）解交错器和收端中的四分路运算器为一级分路运算器。
本发明通信终端信号是由单个通信误码可自动纠正的编码再进行交错延迟构成。其编码采用十单位自动纠误编码，即A1A2A3A4A5B1B2B3B4B5，和奇数一致监督关系。其交错编码器与解交错编码器采用均匀同步交错编码与解码法并引用活址移位寄存器模型概念，即以随机存储器（RAM）取代其中长串移位寄存器构成。采用一级分路运算单元代替四级运算实现字同步。
交错编码器是一种用来实现重新排列码元序列顺序的装置;其解交错编码器是将重新排列的交错码元序列恢复为原码元序列的装置。
通过交错延迟处理的十单位码元能使其分组码中各个码元间相距足够长，在通信传输中信息遇到外界干扰，衰减产生突发性群误码时，每个码组中最多只摊上一个误码，而这一个误码可自动纠正过来，同时还可对二位误码报警。
图1为本发明系统发端工作原理框图。图中（1）为有A与B信道信号的十单位编码器、（2）为转换开关、（3）为均匀同步（n2、n1）交错器、（4）为信息输出单元、（5）为人工信号源单元、（6）为时钟及时序电路单元。
图2为本发明系统收端工作原理框图。图（7）为有A、B信道的信息输入单元、（8）为均匀同步（n2、n1）交错器的解交错器、（9）为码元纠错单元、（10）为信息输出单元、（11）为时钟及位同步单元、（12）为字组同步单元、（13）为四分路运算单元。
图3为图1中均匀同步（n2、n1）交错器（3）工作原理图。
图4为图2中均匀同步（n2、n1）交错器（3）的解交错器（8）工作原理图。
图5为采用随机存储器（RAM）组成的均匀同步（n2、n1）交错器（3）与（n1、n2）解交错器（8）。
本发明通信终端系统设计方案如图1.2.3.4.5所示。
本发明通信终端发端（图1）主要由一只十单位编码器（1）、一只转换开关（2）、一只均匀同步（n2、n1）交错器（3）、一只信息输出单元（4）、一只人工信号源单元（5）、和一只时钟及时序电路单元（6）组成。其工作过程是从信道A或B来的信息经“十单位编码器（1）单元变换成十单位正反纠误分组码，送入均匀同步（n2、n1）交错器（3）进行交错编码，然后由信息输出单元（4）送出。
十单位编码器（1）的编码为十单位正反自动纠误编码，即一种分组码。其码长为10。码组中前五位为信息码，后五位为监督码，有50%的冗余度。在监督码元中，第一位监督码元监督除第一位信息以外的全部信息码元，第二位监督码元监督除第二位信息码元以外的全部信息码元，以下码元以此类推。采用这种编码体制，可以保证纠正码组中一位误码，发现二位误码。
这种一致监督编码有奇数一致监督与偶数一致监督之分。该编码器采用奇数一致监督编码规则。当五位信息中“1”的个数为奇数时，则五位监督码元取与五位信息码元一致即相同，若为偶数时，则取与五位信息码元反码。设十单位正反自动监督分组码一组码元中的A1A2A3A4A5为信息码位，B1B2B3B4B5为监督码位。五位监督码B1B2B3B4B5可按五位信息码公式（1）或其简化式（1、1）计算得出。
五位监督码校正子是收到的信息位与一致监督位比较的结果。其比较计算公式为（1、2）公式。
Ci＝
Ai
Bi （1、2）
校正子Ci取值与误码对应关系，见下表：
若A1-A5中信息位中有奇数个“1”，则有
A＝0，否则
A＝1。这表明，当A1-A5中信息位中有奇数个“1”时，校正子Ci＝Ai
Bi。若有偶数个“1”时则校正子为Ci＝Ai
Bi。从（1、2）式可知，若码组满足一致监督关系，则Ci＝0。若不满足监督关系，则Ci＝1。若无传输误码，按公式（1、2）计算结果应为五个“0”，即C1C2C3C4C5＝00000;若其计算结果不全为零，则必有误码存在。其校正子Ci取值与码组中误码对应关系，如式（1）所示。校正子Ci取值与误码成对应关系。从式（1）可知，当C1-C5中“1”的个数为非0、1、4时，则有两个以上误码。
根据公式（1）校正子取值，可纠正一个误码，发现两个以上误码，十单位编码器（1）的功能：将送来的每组信息码A1-A5送入五位移位寄存器后，根据其中含“1”的奇偶性取Bi＝Ai或Bi＝Ai。然后，将Ai及Bi通过十级移位寄存器送出。
图1、2中均匀同步（n2、n1）交错器（3），与解交错器（8）分别如图3、4、5所示，它由[（n2-1）（n1+1）+1]级移位寄存器和n2位输出转换开关组成。移位寄存器在末级以及每隔（n1+1）级的中间级有一个输出头n2-1、n2-2、K-1、1、0，而输出的转换开关以移位寄存器移位方向顺序相同的次序同步地对移位寄存器的n2个输出抽头取样，交错器参数n1、n2互为质数。
均匀同步（n2、n1）交错器对信息的处理，实质上是在输出转换开关对信息取样的每个转换周期（称为交错周期＝n2）中，从原信息序列中以移位寄存器同步的速率顺序取出n2个码元。由于转换开关取样与移位寄存器移位同步进行，并且转换取样顺序与移位方向相同，因此，虽然移位寄存器输出抽头相距（n1+1）级，在每个交错周期内的相邻在交错前原序列中的位置序号仍然是相差n1而不是（n1+1），称n1为交错长度或交错间隔。在相邻交错周期之间，对应码元序号相差n2个编号，因此输出的交错码元序列为：
图1、图2中均匀同步（n2、n1）交错器（3）与均匀同步（n1、n2）解交错器（8）的交错参数为n2、n1。若将交错器（3）变为其解交错器（8），将n2、n1交错参数换为n1、n2交错参数。
本发明系统（图1、图2）中的均匀同步（n2、n1）交错器（3）与均匀同步（n1、n2）解交错器（8）引入了“活址移位寄存器”这一概念，即用随机存储器取代长串移位寄存器组成。这是发明的显著特点。
图1中人工信号源（5）为一只EPROM，由它产生26个英文字母相对应的26组十单位纠误分组码以及通信开始时使用的字同步码。它用于收发端联试时产生测试信号。
时钟及时序单元（6）产生发端所需时钟与各种时序脉冲。
信息输出单元（4）将待输出信息整形放大到发射机所需电平的输出信号后输出。
本发明通信终端系统收端工作原理框图，如图2所示。它由一个有A、B信道输入的信息输入单元（7）、一只均匀同步（n2、n1）交错器的均匀同步（n2、n1）解交错器（8）、码元纠错单元（9）、一个信号输出单元（10）、一个时钟及位同步单元（11）、一个字组同步单元（12）、一个四分路运算单元（13）组成。
其收端简单工作过程是收到的十单位交错延迟信号先经“信息输入单元（7）变换为CMOS器件所需工作电平信号，然后送入均匀同步（n2、n1）交错器的均匀同步（n1、n2）解交错器（8），恢复为原十单位纠误码组，最后送入码元纠错单元（9）、纠正错码，由信息输出单元（10）输出。
信息输入单元（7）分为两部分。一部分将输入信号变换为适合CMOS组件工作电平的信号，一部分提供自检信号，产生两组交错延迟十单位人工信号，供全系统维护使用。
均匀同步（n1、n2）解交错器（8）为采用随机存储器组成的均匀同步解交错器。它将串行输入交错延迟信号变换为无交错延迟十单位自动纠误分组码。
时钟及位同步单元（11）由时序系统与位同步电路组成。
时序系统采用比例倍乘器构成数字频率合成器，产生连续可调时钟信号，其步进间隔可按需选定，如0.01Hz。
位同步电路主要由数字积分、“n取1”等电路组成。
字组同步单元（12）根据码组的奇数一致监督规律以及开始发报时的同步报头识别字组。
四分路运算单元（13）为一级分路运算单元。它是本发明的主要的保护对象之一。它将字组同步单元（12）送来的识别结果寄存起来，当连续四个字组符合奇数一致监督关系时，进行扣位，实现字同步，以此避免收端产生字组误识别。
码元纠错单元（9）根据校正子运算结果对十单位纠误分组码中一位（bit）误码自动纠正，对两位以上误码进行自动报警。
信息输出单元（10）主要功能是将十单位纠误码变换为启闭制五位电传信号，送入打字机抄报，同时把误码由色带颜色标志出来。
图1与图2中诸单元功能性连接，在本发明目的部分中作了介绍，不再赘述。
本发明实施例1
设本发明十单位自动纠误分组码速率为100Bd，在传输信息因受外界干扰中断1小时15分钟内仍不影响通信抄收质量。采用随机存储器组成的均匀同步（n2、n1）交错器（3）及均匀同步（n1、n2）解交错器（8）实现这一目的。
根据n1T＝1小时15分钟，T＝10ms，得出交错长度n1＞450000，n2＝10。又要求n1、n2互为质数;故取n1＝455101，则需要移位寄存器级数为（n2-1）（n1+1）+1＝4095919级，若采用国产CMOS移位寄存器，需要C454（18）位227552片;若采用国外CMOS移位寄存器WD5869（640×2位），需要3200片。采用“活址移位寄存器”模型概念，只需采用一片DPS45128-851（A）型随机储存器（RAM）即可，其容量为512K×8＝4096000、每一位通过读写机构可直接与外界交换信息，允许信息最长中断时间为n1T＝455101×10ms＝4551.01秒＝75.85分，即1小时15分51秒。
实施例2
采用随机存储器（RAM）均匀同步（10.51）交错器（3）及其均匀同步（51.10）解交错器（8）。即交错长度为51，交错周期为10（n1＝51，n2＝10），所需移位寄存器为（n2-1）（n1+1）+1＝9×52+1＝469级，由一片随机存储器取代469级移位寄存器工作，其容量为512×1，解交错器（8）是采用64×1随机存储器组成的（10.51）均匀同步解交错器。
时序系统采用中规模比例倍乘器构成数字频率合成器，产生步进间隔0.01Hz的连续可调时钟信号。
四分路运算单元（13）采用一级分路运算单元，用它来将“字组同步单位（12）送来的识别结果寄存，当连续四个字组符合奇数一致监督关系时进行扣位，实现字同步。
在两实施例中未作说明的单元及其它，均在本发明说明书中涉及到了。
本发明实施例2经试用证明，其性能稳定可靠，抗干扰性强，允许0.5秒钟以内的信息中断，功耗不大于25W，工作环境：温度为-10℃-+45℃，相对湿度为65±15%，其系统所用器件较通常设计方案的，减少3/5，体积、重量减少一倍以上，造价降低3/5。
Claims (1)
1、自动纠错通信终端机，尤其是一种交错延迟十单位自动纠错通信终端系统，由收发端两部分组成：发端部分包括一只有A、B输入信道的信息十单位编码器(1)、一只接通十单位编码器(1)或人工信号源单元(5)的转换开关(2)、一只其输入端通过开关(2)接通十单位编码器(1)或人工信号源单元(5)与时钟及时序电路单元(6)输出端的移位寄存器均匀同步(n2、n1)交错器(3)、一个其输入端连接交错器(3)和时钟及时序电路单元(6)输出端的信号输出单元(4)、一只其输出端通过开关(2)接通交错器(3)输入端的人工信号源单元(5)、一只其输出端接通十单位编码器(1)、交错器(3)与信号输出单元(5)输入端的时钟及时序电路单元(6)；收端部分包括一个有A、B信道输入的信息输入单元(7)、一只其输入端连接信息输入单元(7)与时钟及位同步单元(11)输出端的移位寄存器均匀同步(n1、n2)解交错器(8)、一只其输入端接通解交错器(8)、四分路运算单元(13)输出端的码元纠错器(9)、一个其输入端接通码元纠错器(9)与时钟及位同步单元(11)输出端的信息输出单元(10)、一只输出端连接解交错器(8)、字组同步单元(12)与信息输出单元(10)输入端的时钟及位同步单元(11)、一只其输入端连接时钟及位同步单元(11)与解交错器(8)输出端的字组同步单元(12)、一只其输入端连接字组同步单元(12)输出端而其输出端连接码元纠错单元(9)输入端的四分路运算单元(13)，其特征在于其中交错器(3)与解交错器(8)分别为采用随机存储器(RAM)和其中的四分路运算单元(13)为一级分路运算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 89105980 CN1092229A (zh) | 1989-05-27 | 1989-05-27 | 交错延迟十单位自动纠错通信终端系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 89105980 CN1092229A (zh) | 1989-05-27 | 1989-05-27 | 交错延迟十单位自动纠错通信终端系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1092229A true CN1092229A (zh) | 1994-09-14 |
Family
ID=4856583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 89105980 Granted CN1092229A (zh) | 1989-05-27 | 1989-05-27 | 交错延迟十单位自动纠错通信终端系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1092229A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102571273A (zh) * | 2011-12-16 | 2012-07-11 | 浙江大学 | 一种惯导系统的通信方法 |
-
1989
- 1989-05-27 CN CN 89105980 patent/CN1092229A/zh active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102571273A (zh) * | 2011-12-16 | 2012-07-11 | 浙江大学 | 一种惯导系统的通信方法 |
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Legal Events
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| PB01 | Publication | ||
| GR03 | Grant of secret patent right |
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