CN109120406B - 一种适用于可更换密码算法ip核的通用更替电路 - Google Patents

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Abstract

本发明涉及公开了一种适用于可更换密码算法IP核的通用更替电路，包括：AXI接口用于向可更换密码算法IP核中配置参数，外部功能模块向输入数据FIFO写入待加解密的明问和密文数据，可更换密码算法IP核从输入数据FIFO读出待加解密的明文和密文数据，可更换密码算法IP核将加解密计算得到的明文和密文数据写入输出数据FIFO，外部功能模块从输出数据FIFO读出加解密计算后的明文和密文数据；输入数据FIFO的写时钟和外部功能模块时钟一致，输入数据FIFO的读时钟与可更换密码算法IP核的时钟一致；输出数据FIFO的写时钟和可更换密码算法IP核的时钟一致，输出数据FIFO的读时钟与外部功能模块时钟一致。使用本发明设计的通用更替电路可以减少密码算法更换时接口模块的工作量，使ASIC、FPGA设计、升级更简便。

Description

一种适用于可更换密码算法IP核的通用更替电路
技术领域
本发明涉及一种通用更替电路，特别是一种适用于可更换密码算法IP核的通用更替电路。
背景技术
当密码算法安全强度不能满足实际需求、可更换密码算法IP核升级换代或密码算法类型更换为其他算法时，需要更换原可更换密码算法IP核。
在可更换密码算法IP核设计中，通常会设计密码算法参数接口、密钥接口、加/解密命令接口、明/密文数据输入接口、工作模式接口、加/解密结果输出接口等。由于每种密码算法消息分组长度、密钥长度、工作类型等特征不同，导致每种可更换密码算法IP核接口不同，这会增加更换可更换密码算法IP核的工作量。
发明内容
本发明的目的在于提供一种适用于可更换密码算法IP核的通用更替电路，用于在ASIC和FPGA设计中对可更换密码算法IP核进行更换或升级。
本发明一种适用于可更换密码算法IP核的通用更替电路，一种适用于可更换密码算法IP核的通用更替电路，包括：AXI接口、输入数据FIFO、可更换密码算法IP核和输出数据FIFO；AXI接口用于向可更换密码算法IP核中配置参数，外部功能模块向输入数据FIFO写入待加解密的明问和密文数据，可更换密码算法IP核从输入数据FIFO读出待加解密的明文和密文数据，可更换密码算法IP核将加解密计算得到的明文和密文数据写入输出数据FIFO，外部功能模块从输出数据FIFO读出加解密计算后的明文和密文数据；输入数据FIFO的写时钟和外部功能模块时钟一致，输入数据FIFO的读时钟与可更换密码算法IP核的时钟一致；输出数据FIFO的写时钟和可更换密码算法IP核的时钟一致，输出数据FIFO的读时钟与外部功能模块时钟一致。
根据本发明的适用于可更换密码算法IP核的通用更替电路的一实施例，其中，参数包括密码算法参数、密钥以及工作模式。
根据本发明的适用于可更换密码算法IP核的通用更替电路的一实施例，其中，可更换密码算法IP核若需提高密码算法IP的计算效率，则将其时钟设置为快时钟；若不需提高密码算法IP的计算效率，将可更换密码算法IP核时钟设置为与外部功能模块的同频时钟；若为降低功耗，则将可更换密码算法IP核时钟设置为慢时钟。
根据本发明的适用于可更换密码算法IP核的通用更替电路的一实施例，其中，向输出数据FIFO4写入的数据的位宽适应可更换密码算法IP核的分组长度，从输出数据FIFO读出的数据的位宽为32位。
根据本发明的适用于可更换密码算法IP核的通用更替电路的一实施例，其中，向输入数据FIFO写入的数据的位宽为32位，从输入数据FIFO读出的数据的位宽适应可更换密码算法IP核的分组长度。
根据本发明的适用于可更换密码算法IP核的通用更替电路的一实施例，其中，可更换密码算法IP核为对称加密算法SMS4IP核。
根据本发明的适用于可更换密码算法IP核的通用更替电路的一实施例，其中，外部功能模块向输入数据FIFO写入待加解密的明文和密文数据，输入数据FIFO的写时钟和外部功能模块时钟clk一致，为100MHz，向输入数据FIFO写入的数据Infifo_din的位宽为32位；对称加密算法SMS4IP核计算完密钥扩展后，从输入数据FIFO读出待加解密的明文和密文数据，每次读取一个消息分组进行计算；输入数据FIFO2的读时钟Infifo_rdclk与SMS4算法IP核的时钟一致，工作在150MHz，从输入数据FIFO读出的数据的位宽适应对称加密算法SMS4IP核的分组长度，为128位；对称加密算法SMS4IP核计算完毕后将计算得到的密文和明文数据写入输出数据FIFO，写输出数据FIFO的时钟和对称加密算法SMS4IP核的时钟一致，工作在150MHz，向输出数据FIFO写入的数据的位宽适应对称加密算法SMS4IP核的分组长度，为128位；外部功能模块从输出数据FIFO读出加解密结果，输出数据FIFO的读时钟与外部功能模块时钟一致，设置为100MHz，从输出数据FIFO读出的数据的位宽为32位。
本发明设计了一种适用于可更换密码算法IP核的通用更替电路，适用于对称密码算法、杂凑算法、非对称密码算法甚至可重构密码算法，使用本发明设计的通用更替电路可以减少密码算法更换时接口模块的工作量，使ASIC、FPGA设计、升级更简便。
附图说明
图1所示为一种适用于可更换密码算法IP核的通用更替电路示意图；
图2所示为AXI写入参数的时序图；
图3所示为通用更替电路状态机示意图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1所示为本发明一种适用于可更换密码算法IP核的通用更替电路的示意图，如图1所示，一种适用于可更换密码算法IP核的通用更替电路，包括：AXI接口1，输入数据FIFO2，可更换密码算法IP核3和输出数据FIFO4。
图2所示为AXI写入参数的时序图，图3所示为通用更替电路状态机示意图，如图1至图3所示，本发明一种适用于可更换密码算法IP核的通用更替电路，利用AXI接口1向可更换密码算法IP核3中配置密码算法参数、密钥、工作模式等参数，即向指定地址的寄存器中写入各参数。利用外部功能模块向输入数据FIFO2写入待加/解密的明/密文，可更换密码算法IP核3从输入数据FIFO2读出待加/解密的明/密文，可更换密码算法IP核3将加/解密计算得到的密/明文写入输出数据FIFO4，外部功能模块从输出数据FIFO4读出加/解密计算后的密/明文。
如图1至图3所示，输入数据FIFO2的写时钟Infifo_wrclk和外部功能模块时钟clk一致，输入数据FIFO2的读时钟Infifo_rdclk与可更换密码算法IP核3的时钟Clk_cipher一致，从而解决跨时钟域问题。一般情况下可更换密码算法IP核3可以工作在更高的时钟频率下，若为提高密码算法IP的计算效率，可将Clk_cipher设置为快时钟；若对密码算法IP计算效率要求不高，为设计简便，可将Clk_cipher设置为与clk同频时钟；若为降低功耗，可将Clk_cipher设置为慢时钟。向输入数据FIFO2写入的数据Infifo_din的位宽为32位，从输入数据FIFO2读出的数据Infifo_dout的位宽适应可更换密码算法IP核3的分组长度。输入数据FIFO2写入的数据Infifo_din的32位标准位宽方便连接其他功能模块。
如图1至图3所示，输出数据FIFO4的写时钟Outfifo_wrclk和可更换密码算法IP核3的时钟Clk_cipher一致，输出数据FIFO4的读时钟Outfifo_rdclk与外部功能模块时钟clk一致，从而解决跨时钟域问题。一般情况下可更换密码算法IP核3可以工作在更高的时钟频率下，若为提高密码算法IP的计算效率，可将Clk_cipher设置为快时钟；若对密码算法IP计算效率要求不高，为设计简便，可将Clk_cipher设置为与clk同频时钟；若为降低功耗，可将Clk_cipher设置为慢时钟。向输出数据FIFO4写入的数据Outfifo_din的位宽适应可更换密码算法IP核3的分组长度，从输出数据FIFO4读出的数据Outfifo_dout的位宽为32位。输出数据FIFO4读出的数据Outfifo_dout的32位标准位宽方便连接其他功能模块。
如图1至图3所示，以对称加密算法SMS4为例，SMS4算法的分组长度为128比特，密钥长度为128比特。可更换密码算法IP核3为SMS4算法IP核3。首先外部功能模块通过AXI接口1向SMS4算法IP核3写入密钥以及加/解密命令，外部功能模块做为master，SMS4算法IP核3做为slave，写入密钥后，SMS4算法IP核3进行密钥扩展操作。
如图1至图3所示，接着外部功能模块向输入数据FIFO2写入待加/解密的明/密文。输入数据FIFO2的写时钟Infifo_wrclk和外部功能模块时钟clk一致，可设置为100MHz。向输入数据FIFO2写入的数据Infifo_din的位宽为32位。
如图1至图3所示，SMS4算法IP核3计算完密钥扩展后，从输入数据FIFO读出待加/解密的明/密文，每次读取一个消息分组进行计算。输入数据FIFO2的读时钟Infifo_rdclk与SMS4算法IP核3的时钟Clk_cipher一致，一般可以工作在150MHz。从输入数据FIFO2读出的数据Infifo_dout的位宽适应SMS4算法IP核3的分组长度，为128位。
如图1至图3所示，SMS4算法IP核3计算完毕后将计算得到的密/明文写入输出数据FIFO4。写输出数据FIFO4的时钟Outfifo_wrclk和SMS4算法IP3的时钟Clk_cipher一致，一般可以工作在150MHz。向输出数据FIFO4写入的数据Outfifo_din的位宽适应SMS4算法IP核3的分组长度，为128位。
如图1至图3所示，最后，外部功能模块从输出数据FIFO4读出加/解密结果，输出数据FIFO4的读时钟Outfifo_rdclk与外部功能模块时钟clk一致，可设置为100MHz。从输出数据FIFO读出的数据Outfifo_dout的位宽为32位。
对于其他实施例，可更换密码算法IP核适用于对称密码算法、杂凑密码算法和非对称密码算法。
本发明设计了一种适用于可更换密码算法IP核的通用更替电路，适用于对称密码算法、杂凑算法、非对称密码算法甚至可重构密码算法，使用本发明设计的通用更替电路可以减少密码算法更换时接口模块的工作量，使ASIC、FPGA设计、升级更简便。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (5)

1.一种适用于可更换密码算法IP核的通用更替电路，其特征在于，包括：AXI接口、输入数据FIFO、可更换密码算法IP核和输出数据FIFO；
AXI接口用于向可更换密码算法IP核中配置参数，外部功能模块向输入数据FIFO写入待加解密的明文和密文数据，可更换密码算法IP核从输入数据FIFO读出待加解密的明文和密文数据，可更换密码算法IP核将加解密计算得到的明文和密文数据写入输出数据FIFO，外部功能模块从输出数据FIFO读出加解密计算后的明文和密文数据；
输入数据FIFO的写时钟和外部功能模块时钟一致，输入数据FIFO的读时钟与可更换密码算法IP核的时钟一致；
输出数据FIFO的写时钟和可更换密码算法IP核的时钟一致，输出数据FIFO的读时钟与外部功能模块时钟一致；
可更换密码算法IP核为对称加密算法SMS4IP核；
外部功能模块向输入数据FIFO写入待加解密的明文和密文数据，输入数据FIFO的写时钟和外部功能模块时钟clk一致，为100MHz，向输入数据FIFO写入的数据Infifo_din的位宽为32位；
对称加密算法SMS4IP核计算完密钥扩展后，从输入数据FIFO读出待加解密的明文和密文数据，每次读取一个消息分组进行计算；输入数据FIFO2的读时钟Infifo_rdclk与SMS4算法IP核的时钟一致，工作在150MHz，从输入数据FIFO读出的数据的位宽适应对称加密算法SMS4IP核的分组长度，为128位；
对称加密算法SMS4IP核计算完毕后将计算得到的密文和明文数据写入输出数据FIFO，写输出数据FIFO的时钟和对称加密算法SMS4IP核的时钟一致，工作在150MHz，向输出数据FIFO写入的数据的位宽适应对称加密算法SMS4IP核的分组长度，为128位；
外部功能模块从输出数据FIFO读出加解密结果，输出数据FIFO 的读时钟与外部功能模块时钟一致，设置为100MHz，从输出数据FIFO读出的数据的位宽为32位。
2.如权利要求1所述的适用于可更换密码算法IP核的通用更替电路，其特征在于，参数包括密码算法参数、密钥以及工作模式。
3.如权利要求1所述的适用于可更换密码算法IP核的通用更替电路，其特征在于，可更换密码算法IP核若需提高密码算法IP的计算效率，则将其时钟设置为快时钟；若不需提高密码算法IP的计算效率，将可更换密码算法IP核时钟设置为与外部功能模块的同频时钟；若为降低功耗，则将可更换密码算法IP核时钟设置为慢时钟。
4.如权利要求1所述的适用于可更换密码算法IP核的通用更替电路，其特征在于，向输出数据FIFO4写入的数据的位宽适应可更换密码算法IP核的分组长度，从输出数据FIFO读出的数据的位宽为32位。
5.如权利要求1所述的适用于可更换密码算法IP核的通用更替电路，其特征在于，向输入数据FIFO写入的数据的位宽为32位，从输入数据FIFO读出的数据的位宽适应可更换密码算法IP核的分组长度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114124389B (zh) * 2021-11-09 2023-08-11 国网山东省电力公司电力科学研究院 一种基于可重构计算的国密算法fpga部署方法及系统
CN116204911B (zh) * 2023-04-27 2023-08-04 苏州浪潮智能科技有限公司 加解密系统、加解密控制方法、计算机设备及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8670561B1 (en) * 2005-06-02 2014-03-11 Altera Corporation Method and apparatus for limiting use of IP
CN103632103A (zh) * 2013-06-07 2014-03-12 中国科学院电子学研究所 一种实时数据安全防护装置及其方法
CN104182696A (zh) * 2014-08-15 2014-12-03 浪潮电子信息产业股份有限公司 一种基于Avalon接口的AES算法IP核的设计方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8670561B1 (en) * 2005-06-02 2014-03-11 Altera Corporation Method and apparatus for limiting use of IP
CN103632103A (zh) * 2013-06-07 2014-03-12 中国科学院电子学研究所 一种实时数据安全防护装置及其方法
CN104182696A (zh) * 2014-08-15 2014-12-03 浪潮电子信息产业股份有限公司 一种基于Avalon接口的AES算法IP核的设计方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
AHB 总线在密码 SoC 中的设计与应用;王瑞蛟;《信息安全与通信保密》;20110630;第75-77页 *
分组密码算法SM4的低复杂度实现;王晨光;《计算机工程》;20130731;第177-180页 *
张鲁国 ; 王简瑜.基于SoC可重构密码算法IP核接口电路设计与实现.《计算机工程与设计》.2010, *

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