CN109101239B - 一种在线Verilog代码自动判决系统的标准答案生成方法 - Google Patents

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Abstract

本发明公开了在线Verilog代码自动判决系统的标准答案生成方法：根据题目编写正确的Verilog代码，编辑.vwf波形文件并进行仿真，生成.do和.vt文件；对.do文件和.vt文件进行分析和修改生成新的.do文件和.vt文件；生成标准答案.cmp文件加载到答案库。本发明中的各个文件架构了整个Verilog答案判决系统的运行，保证判决系统能够给出一个正确的成绩。

Description

一种在线Verilog代码自动判决系统的标准答案生成方法
技术领域
本发明涉及在线教育领域中的在线代码自动判决，尤其涉及一种在线Verilog代码自动判决系统的标准答案生成方法。
背景技术
在EDA(Electronic Design Automatic电子设计自动化)课程在线教育过程中，对Verilog代码判决这种全新的在线教育方法，有着较为广泛的应用；而实现对Verilog代码判决这种功能的关键在于设计并实现一套关于Verilog代码解析，仿真和判决的算法，尤其是关于Verilog编程题目的标准答案的生成和判决过程所需文件的生成；在传统的技术中，通常是关于c或者c++代码判题的系统，应用于ACM比赛当中，并没有关于Verilog代码判决的系统。
发明内容
本发明实施例提供了一种在线Verilog代码自动判决系统的标准答案生成方法，可以判断Verilog代码答案的正确度，减少人工参与，从而降低判题成本。
为了解决上述技术问题，本发明实施例提供的一种在线Verilog代码自动判决系统的标准答案生成方法，包括以下步骤：
S1，根据题目编写正确的Verilog代码，编辑.vwf波形文件并进行仿真，生成.do和.vt文件；
S2，对.do文件和.vt文件进行分析和修改生成新的.do文件和.vt文件；
S3，生成标准答案.cmp文件加载到答案库。
优选地，所述S1，根据题目编写正确的Verilog代码，编辑.vwf波形文件并进行仿真，生成.do和.vt文件具体包括以下步骤：
S10，根据题目编写正确的verilog代码；
S11，教师根据题目编辑.vwf波形文件给出激励；
S12，调用Quartus II对Verilog代码进行编译，并进行.vwf文件仿真，从而生成.vt和.do文件。
优选地，所述S2，对.do文件和.vt文件进行分析和修改生成新的.do文件和.vt文件具体包括以下步骤：
S20，用c语言对.do文件进行分析，修改.do文件使得文件路径适应判决系统运行，得到新的.do文件；
S21，对.vt文件进行分析，在文件结尾处插入信号抓取语句，即$monitor语句；
S22，提取正确的.v文件中的输出信号到.vt文件，从而生成新的.vt文件。
优选地，所述S3，生成标准答案.cmp文件加载到答案库具体包括以下步骤：
S30，执行.do文件调用.vt文件在控制台上通过管道输出到.cmp文件；
S31，在页面上进行反馈输出信号和时间范围的设置；
S32，根据页面输入确定输出信号和时间范围，生成书写了时间范围的.tm文件；
S33，上传.cmp,.vt,.do,.tm文件至标准答案库。
本发明的有益效果如下：
通过根据题目由教师书写正确的verilog代码，并编辑.vwf波形文件，在此基础上生成自动判决系统所需要的过程文件和标准答案文件，并对于过程文件进行些许修改，用于得到自动判决系统所需的输出信息。其中的过程文件包括.vt文件，.do文件，.tm文件。其中标准答案.cmp文件和上述过程文件将上传至标准答案库中，等待自动判决系统的下载。这些文件有效地支持了整个Verilog答案的编译，仿真，正确率判断的过程。
附图说明
图1为本发明实施例的在线Verilog代码自动判决系统的标准答案生成方法的步骤流程图；
图2为本发明实施例的在线Verilog代码自动判决系统的标准答案生成方法中具体步骤流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
相反，本发明涵盖任何由权利要求定义的在本发明的精髓和范围上做的替代、修改、等效方法以及方案。进一步，为了使公众对本发明有更好的了解，在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。
首先，需要了解的是本发明所述一种在线Verilog代码自动判决系统的标准答案生成方法，在本实施例中是用于实现关于Verilog编程题目标准答案的生成问题。当Verilog编程题目变化时，其系统将生成完全不同的标准答案文件。
参见图1，为本发明实施例的本发明的技术方案为在线Verilog代码自动判决系统的标准答案生成方法的步骤流程图，包括以下步骤：
S1，根据题目编写正确的Verilog代码，编辑.vwf波形文件并进行仿真，生成.do和.vt文件；
S2，对.do文件和.vt文件进行分析和修改生成新的.do文件和.vt文件；
S3，生成标准答案.cmp文件加载到答案库。
参见图2，为具体实施例的步骤流程图，S1，根据题目编写正确的Verilog代码，编辑.vwf波形文件并进行仿真，生成.do和.vt文件具体包括以下步骤：
S10，根据题目编写正确的verilog代码；
S11，教师根据题目编辑.vwf波形文件给出激励；
S12，调用Quartus II对Verilog代码进行编译，并进行.vwf文件仿真，从而生成.vt和.do文件。
S2，对.do文件和.vt文件进行分析和修改生成新的.do文件和.vt文件具体包括以下步骤：
S20，用c语言对.do文件进行分析，修改.do文件使得文件路径适应判决系统运行，得到新的.do文件；
S21，对.vt文件进行分析，在文件结尾处插入信号抓取语句，即$monitor语句；
S22，提取正确的.v文件中的输出信号到.vt文件，从而生成新的.vt文件。
S3，生成标准答案.cmp文件加载到答案库具体包括以下步骤：
S30，执行.do文件调用.vt文件在控制台上通过管道输出到.cmp文件；
S31，在页面上进行反馈输出信号和时间范围的设置；
S32，根据页面输入确定输出信号和时间范围，生成书写了时间范围的.tm文件；
S33，上传.cmp,.vt,.do,.tm文件至标准答案库。
上述答案生成的过程将生成多个过程文件，这些过程文件将和标准答案.cmp文件一起上传至标准答案库中，等待自动判决系统的下载和访问。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
可以生成Verilog代码自动判决系统所需的标准答案文件和所需要的过程文件，可以使得自动判决系统的顺利运行并得到最终成绩。所以，有效地解决了现有技术中缺乏关于Verilog类题目答案判决系统的技术问题，进而实现了能够使得判决系统可以智能化、不间断运行、无人工操作判决的技术效果。
本方法对其他HDL硬件描述语言的题目的标准答案生成也同样适用，包括VHDL、System C和SystemVerilog。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种在线Verilog代码自动判决系统的标准答案生成方法，其特征在于，包括以下步骤：
S1，根据题目编写正确的Verilog代码，编辑.vwf波形文件并进行仿真，生成.do和.vt文件；
S2，对.do文件和.vt文件进行分析和修改生成新的.do文件和.vt文件；
S3，生成标准答案.cmp文件加载到答案库；
所述S2，对.do文件和.vt文件进行分析和修改生成新的.do文件和.vt文件包括以下步骤：
S20，用c语言对.do文件进行分析，修改.do文件使得文件路径适应判决系统运行，得到新的.do文件；
S21，对.vt文件进行分析，在文件结尾处插入信号抓取语句，即$monitor语句；
S22，提取正确的.v文件中的输出信号到.vt文件，从而生成新的.vt文件；
所述S3，生成标准答案.cmp文件加载到答案库包括以下步骤：
S30，执行.do文件调用.vt文件在控制台上通过管道输出到.cmp文件；
S31，在页面上进行反馈输出信号和时间范围的设置；
S32，根据页面输入确定输出信号和时间范围，生成书写了时间范围的.tm文件；
S33，上传.cmp,.vt,.do,.tm文件至标准答案库。
2.根据权利要求1所述的方法，其特征在于，所述S1，根据题目编写正确的Verilog代码，编辑.vwf波形文件并进行仿真，生成.do和.vt文件具体包括以下步骤：
S10，根据题目编写正确的verilog代码；
S11，教师根据题目编辑.vwf波形文件给出激励；
S12，调用Quartus II对Verilog代码进行编译，并进行.vwf文件仿真，从而生成.vt和.do文件。
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