CN109039296B

CN109039296B - 制造具改进腔体的单晶压电射频谐振器和滤波器的方法

Info

Publication number: CN109039296B
Application number: CN201810640995.6A
Authority: CN
Inventors: 不公告发明人
Original assignee: Zhuhai Crystal Resonance Technologies Co Ltd
Current assignee: Zhuhai Crystal Resonance Technologies Co Ltd
Priority date: 2018-02-05
Filing date: 2018-06-21
Publication date: 2022-02-18
Anticipated expiration: 2038-06-21
Also published as: US10771031B2; US20190245509A1; CN109039296A

Abstract

一种制造FBAR滤波器装置的方法，FBAR滤波器装置包括一个谐振器阵列，每个谐振器包括夹在第一和第二电极之间的单晶压电薄膜，其中第一电极由空气腔体上的支撑薄膜支撑，所述空气腔体被嵌入硅柄上的二氧化硅层中，具有穿过所述硅柄并进入空气腔体中的硅通孔，在二氧化硅层中的所述空气腔体的侧壁被能抵抗二氧化硅蚀刻剂的边界沟槽所限定。

Description

制造具改进腔体的单晶压电射频谐振器和滤波器的方法

背景技术

射频(RF)通信，如在移动电话中使用的通信，需要射频滤波器，每一个滤波器都能传递所需的频率，并限制所有其他频率。射频滤波器的核心是声谐振器。

越来越大的数据流量导致每部手机的频率越来越高，滤波器也越来越多。为了防止这种手机变得越来越大，要求射频滤波器变得更小。为了防止电池出水和对产生的热量进行散热，需要低功耗的滤波器。

每个射频滤波器包括一组声谐振器。每个谐振器的质量由它的Q因子给出，Q因子是一个无量纲参数，用来描述欠阻尼振荡器或谐振器是怎样的，并且表示了谐振器相对于其中心频率的带宽，即存储的能量与功耗的比率。下一代的移动电话需要具有高的Q因子的高质量谐振器和滤波器，高的Q因子表明在运行期间能量损耗较低。这意味着插入损耗较低，拥有更加陡峭的裙边曲线，与临近波频有更加显著的隔离区分。

一种谐振器是体声波(BAW)谐振器。BAW谐振器的电阻具有两个特征频率：谐振频率f_R和反谐振频率f_A。在f_R处电阻非常小，而在f_A时电阻则非常大。滤波器是通过组合几个谐振器而制成。一种典型的布置是包括一个“半阶梯”结构，包括串联谐振器和并联谐振器。并联谐振器的频率会依据串联谐振器的频率做相应的偏移。当串联谐振器的谐振频率等于并联谐振器的反谐振频率时，最大信号从设备的输入端传输到输出端。在串联谐振器的反谐振频率下，输入端和输出端之间的阻抗非常高，滤波器的传输被阻挡。在并联谐振器的谐振频率下，任何通过滤波器的电流都会由于并联谐振器的低阻抗而接地短路，因而BAW滤波器也具有阻止该频率信号传输的功能。f_R和f_A之间的频率间隔决定了滤波器带宽。

置于谐振频率和反谐振频率之外的频率时，BAW谐振器则像金属-绝缘体-金属(MIM)电容器般工作。因此，置于远低于或远高于这些谐振频率的频率时，BAW谐振器电阻抗的大小与1/f成正比，其中f是频率。f_R和f_A间的频率间隔是谐振器压电强度的量度，称为有效耦合系数，由K²eff表示。描述有效耦合系数的另一种方法是测量谐振器(或滤波器)的电能与机械能之间转换的效率。应当注意，机电耦合系数是一种与材料性质有关的属性，可定义压电薄膜的K²eff。

滤波器的性能等级是由其质量因数(FOM)决定，其中FOM＝Q*K²eff。

实际应用中，高的K²eff和Q因子都是满足需要的。而这些参数之间却存在一些权衡取舍。K²eff与频率间并不存在函数关系，而Q因子却依赖于频率变动，因而FOM与频率间也存在函数关系。因此，相较于谐振器的设计，FOM在滤波器的设计过程中被更为普遍的应用。

在许多应用中，可以接受降低设备的K²eff以实现高的Q因子，因为在K²eff中的小牺牲可以极大地提高Q值。相反，通过降低Q因子以获取K²eff提升的设计是无法实现的。

可以通过选择高声阻抗电极，也可以通过调整其他参数，如增加电极厚度、钝化层厚度来提升谐振器的K²eff。

具有最高性能(即最高的FOM)的体声波谐振器或滤波器类型是独立的体声波谐振器或FBAR。FBAR谐振器中使用了一种独立体声薄膜，该薄膜只有在其被使用的边缘周围被支撑。底电极与载体晶圆之间有一个空气腔体。需要一种改进的FBAR谐振器，而本发明解决了这一需求。

发明内容

本发明的第一个方面是提供一种FBAR滤波器装置，包括一个谐振器阵列，每个谐振器包括夹在第一和第二电极之间的单晶压电薄膜，其中第一电极由空气腔体上的支撑薄膜支撑，空气腔体被嵌入硅盖上的二氧化硅层中，具有穿过硅盖并进入空气腔体中的硅通孔。所述二氧化硅层中所述空气腔的侧壁被能抵抗二氧化硅蚀刻剂的阻隔材料所限定，其中支撑薄膜与第一电极之间的界面是光滑而平坦的。

典型地，能抵抗二氧化硅蚀刻剂的材料氮化硅，并且屏障是填充沟槽的填充物，具有氮化硅衬垫。

典型地，填充物是在包括多晶硅和氮化硅组成的组合中选择的。

可选地，压电层是从以下组合中选择：

Ba_xSr_(1-x)TiO₃(BST)、Al_xGa_(1-x)N、Sc_xAl_(1-x)N、AlN、LiNbO₃和LiTaO₃。

优选地，压电薄膜是从以下组合中选择：

·<111>Ba_xSr_(1-x)TiO₃(BST)；

·具有明显C轴结构的Al_xGa_(1-x)N

·具有明显C轴结构的Sc_xAl_(1-x)N

·具有明显C轴结构的AlN：在YXl/36°的LiNbO₃；

·在YXl/42°至YXl/52°的LiTaO₃

典型地，压电层的厚度小于1.5微米。

可选地，支撑薄膜由从所述组合中选出的单晶制成，包括：

·其具有从<110>、<111>和<100>中选择的取向的单晶硅。

·单晶铌酸锂，和

·单晶钽酸锂

典型地，支撑薄膜具有小于1.5微米的厚度。

可选地，硅盖包括单晶硅，单晶硅的电阻率在1000ohm-cm以上，并具有从<110>、<111>和<100>中选择的取向。

典型地，第一电极包括至少一个从所述铝、金、钼、钨和钛-钨的组合中选择的金属层。

典型地，第一电极还包括从与支撑薄膜和压电薄膜相邻的钛、铬和钛-钨的组合中选择的粘附层；至少一个从钨、钛-钨、钼和铝的组合中选择的金属层和一个金的键合层。

典型地，粘附层是从钛、铬和钛-钨的组合中选择的，而金的键合层的厚度在10到50纳米之间。

可选地，第二电极包括与压电层相邻的从钛、铬和钛-钨的组合中选择的粘附层和从铝、钼钨和钛-钨的组合中选择的另一金属层。

典型地，相邻的谐振器被钝化材料隔开。

可选地，从SiO₂、氮化硅、氮化铝、Ta₂O₅、聚酰亚胺和苯并环丁烯(BCB)的组合中选择将相邻谐振器分离的钝化材料。

典型地，FBAR滤波器还包括第一和第二电极延伸垫板(pad)和位于滤波器装置边界周围的密封环的基座、与钝化层耦合的垫板和密封环的基座。

典型地，第一和第二垫板、密封环的基座和第二电极包括从钛、铬和钛-钨的组合中选择的粘附层，该粘附层被从铝、钼、钨和钛-钨的组合中选择的金属覆盖。

可选地，密封环的基座和电极延伸垫板还包括从钛、铬和钛-钨的组合中选择的粘附层，并且密封环是支撑地耦合到具有内外表面的盖子上，使得密封环和内表面限定了在第二电极上的腔体。

典型地，所述盖子(lid)包括硅或玻璃，并且具有金属通孔，所述金属通孔将所述盖子的内表面上的金属捕获垫板电连接到在所述盖子的外表面上的金属焊端垫板。

可选地，盖子(cap)的内表面提供了金属密封环的顶部部分和捕获垫板，密封环的顶部部分和捕获垫板是通过键合层耦合到基底部分的密封环和基底的第一、第二垫板。

典型地，键合层是从金、具有有机粘合剂的金浆和金锡混合物的组合中选择的。

在一些实施例中，盖子包括硅和由铜组成的金属孔及焊端垫板，金属孔间与焊端垫板间是通过二氧化硅或氮化硅绝缘层与硅隔离。

在其他实施例中，盖子包括玻璃、金属孔，捕获垫板和焊端垫板包括铜。

典型地，在盖子的外表面上的焊端垫板进一步包括从金、化镍浸金(ENIG)和化镍钯浸金(ENEPIG)的组合中选择的金属最外层的涂层。

本发明的第二方面是提供一种制造FBAR滤波器装置的方法，FBAR滤波器装置包括一谐振器阵列，每个谐振器包括夹在第一和第二电极之间的单晶压电薄膜，其中第一电极由空气腔体上的支撑薄膜支撑，空气腔体被嵌入硅盖上的二氧化硅层中，具有穿过硅盖并进入空气腔体中的硅通孔。所述二氧化硅层中空气腔体的侧壁被能抵抗二氧化硅蚀刻剂的边界沟槽所限定，所述方法包括以下阶段：

A.在硅盖上的二氧化硅层上制造支撑薄膜，所述支撑薄膜具有穿过支撑薄膜的被填充的沟槽，所述沟槽穿过所述二氧化硅层，其中所述支撑薄膜被涂覆至少一层第一电极的键合层，所述键合层通过第一粘附层耦合到所述支撑薄膜；

B.制造耦合到可拆载体衬底的压电层，所述压电层被涂覆至少一层第一电极的键合层，所述键合层通过第三粘附层耦合到压电层；

C.通过将所述两个键合层键合在一起以将所述支撑薄膜键合到所述压电层，以使第一电极夹在所述压电层与所述支撑薄膜之间；

D.对耦合到所述压电层侧的支撑薄膜上的压电层进行加工，包括通过移除载体衬底、通过将压电层修整成压电薄膜、第一电极和暴露开的支撑薄膜表面、和将压电薄膜用钝化材料包围并用第二电极涂覆；

E.外表面上以及内表面的密封环和接触叠层的上部上制造具有外部焊端的盖子阵列，使所述外部焊端通过填充通孔耦合到接触叠层，和耦合到密封环和接触叠层的焊端(如图1所示，块D2或E2)，并在钝化层和耦合到第一和第二电极的第一和第二接触叠层的下层上制造密封环的基底部分，以便通过键合层耦合到接触叠层的上部；

F.通过将所述密封环的基底和接触叠层耦合到所述密封环的上部部分和具有键合层的接触叠层，将所述滤波器阵列附接到所述盖子阵列上；

G.将硅盖削薄，并钻取穿过硅盖至二氧化硅层的孔，蚀刻掉二氧化硅和可选地蚀刻掉所有支撑薄膜的一部分，并可选性地将蚀刻孔密封；

H.将所述阵列切割成单独的滤波器。

在一些变化的工艺中，在阶段A之前执行阶段B。

在一些变化的工艺中，阶段G的一些工艺步骤在阶段D之前执行。

在一些变化的工艺中，阶段G的一些工艺步骤在阶段F之前执行。

在一些变化的工艺中，阶段E的一些工艺步骤在阶段A到D任一阶段之前执行。

典型地，阶段A包括这些步骤：

·取得通过二氧化硅层附接在硅盖上的支撑薄膜；

·形成穿过支撑薄膜、二氧化硅层并进入硅盖的沟槽；

·在薄膜表面沉积氮化硅涂层，并将其沉积到沟槽中，可选地填充所述沟槽；

·可选地在由所述氮化硅涂覆的薄膜表面和涂覆的沟槽上沉积多晶硅以填充沟槽，然后从表面移除多晶硅，从而使所述氮化硅涂层暴露在所述薄膜表面上；

·将氮化硅涂层移除以暴露薄膜表面，以及

·于所述薄膜表面上沉积第一粘附层，然后沉积第一电极的第一部分，然后形成键合层作为端接。

在一些实施例中，支撑薄膜包括单晶硅，单晶硅取向为<110>、<111>或<100>中的一个，所述支撑薄膜是一块由单晶硅切割而成的晶圆，随后可选择性地被削薄或磨薄。

在其他实施例中，通过二氧化硅层附接在硅盖上的支撑薄膜包括：单晶铌酸锂或单晶钽酸锂，通过包括以下步骤的工艺获得：

a.用氢或氦离子轰击单晶半导体晶圆，得到小于1.5微米的深度，以产生弱耦合到单晶半导体晶圆的薄膜；

b.将具有弱耦合薄膜的晶圆的一侧通过二氧化硅层附接在硅盖上，所述二氧化硅层之形成方法为热生长或再沉积在硅盖上和/或是沉积于在单晶半导体晶圆的弱耦合薄膜上；

c.将单晶半导体晶圆暴露在高温下。

从而使将薄膜固定在单晶半导体晶圆上的键断裂，并通过二氧化硅层使单晶支撑薄膜耦合到硅盖上，并且

d.可选地，进行抛光以消除损坏，必要时进行退火处理，以引起原子重排。

典型地，通过使用BOSCH工艺的深度反应离子蚀刻(DRIE)技术来制造穿过膜、二氧化硅层并进入硅盖的沟槽。

可选地，从包括钛、铬、鉬和钛-钨的组合中选择步骤A的第一粘附层，从包括钨、钛-钨、钼、铝和金的组合中选择的第一电极的第一部分，以及通过溅射等物理气相沉积(PVD)方法沉积第一粘附层和电极层的第一部分。

或者，步骤A的第一粘附层包括钛或铬或鉬或钛-钨，第一电极第一部分的外层是通过物理气相沉积的厚度范围为10至25纳米的薄金层。

可选地，步骤B包括将压电层沉积到释放层上，该释放层上是耦合到载体衬底的，其中通过溅射或分子束外延(MBE)技术将压电层沉积到至多1.5微米的厚度，并且该压电层从以下组合众选择，包括：

·在＜111＞取向的Ba_xSr_(1-x)TiO₃，其中x＜0.5；

·在C轴取向的AlN；

·在C轴取向的Al_xGa_(1-x)N，其中x>0.85；

·在C轴取向的Sc_xAl_1-xN，其中0.05<x<0.35。

或者，步骤B包括沉积通过释放层耦合到可拆卸载体衬底上的压电层，其中压电层包括厚度可达1.5微米的单晶铌酸锂或单晶钽酸锂的层，该压电层是通过一个工艺获得，包括：

·用氢或氦离子轰击压电的单晶半导体晶圆的一面，得到小于1.5微米的深度，以产生弱耦合到单晶半导体晶圆的面上的薄膜；

·通过表面活化晶圆键合工艺或通过将先前沉积在弱耦合薄膜上的二氧化硅层经由高温扩散融合，将弱耦合薄膜的外表面附接到释放层，该释放层是耦合到载体衬底上的；

·将单晶半导体晶圆暴露在高温下，从而使将压电层保持在单晶半导体晶圆上的键断裂，导致压电层离开压电层而耦合到释放层，且释放层耦合到载体衬底；

·可选择地抛光以移除压电层薄膜的损伤，如有必要则进行退火处理，以引起原子重排。

典型地，阶段B的特征在于以下限制中的至少一个：

·可移除的载体包括蓝宝石；

·释放层包括GaN；

·可移除载体和释放层为c轴<0001>，最大公差为±0.5度。

可选地，在阶段C中，第一电极包括附着在支撑薄膜上的第一粘附层、附接到第二和第三涂层的第二粘附层和用于将第三涂层附着到压电层的第三粘附层；其中，从钛、铬、鉬和钛-钨的组合中选择粘附层，第一和第二涂层中的一层是从钨、钛-钨、钼和铝的组合中选择的以及第一和第二涂层中的另一层是一层厚度在20至50纳米之间的金键合层，第一电极的所有层都是通过物理气相沉积的。

可选地，在阶段C中，通过表面活化键合工艺将第一电极的第一和第二部分结合在一起，至少具有下列限制之一：

·该工艺是在钨、钼、铝和金的组合中选择的两种完全相同的金属之间进行的；

·该工艺是在平均表面粗糙度小于1纳米的两种金属之间进行的；

·该工艺是通过等离子体对待结合表面进行预活化，等离子体气体是从氩和氮的组合中选择；

·该工艺在真空下进行；

·该工艺在5MPa至50MPa的压力范围内进行；

·该工艺在温度从室温到低于300摄氏度的范围内进行的。

可选地，阶段C包括以下步骤：

·提供一个压电层，该压电层是通过其第一侧的一个释放层耦合到一个可拆卸衬底上，并且还包括第一电极的第二部分，该第二部分是通过在其第二侧的第二粘附层附接到压电层；

·将电极的第一部分键合到电极的第二部分，以形成将支撑薄膜耦合到压电层的第一电极。

典型地，阶段D包括这些步骤：

·通过移除可拆卸衬底和释放层，从可拆卸衬底侧进行加工；

·修整压电层并选择性地移除压电层、第一电极和支撑薄膜，以制造包括在第一电极上的压电层的谐振器叠层；

·用钝化材料环绕谐振器叠层；

·在压电层上沉积第二电极，具有在钝化层上的第二电极和第一电极垫板，以及围绕钝化层上每个FBAR滤波器装置的边界的金属密封环的第一部分。

典型地，在D阶段中移除可拆卸载体衬底的步骤是通过激光剥离工艺进行的。

典型地，在D阶段中的可拆卸衬底包括覆有GaN的蓝宝石晶圆并且激光剥离工艺包括使用248nm准分子方波激光器通过蓝宝石照射GaN。

典型地，在D阶段中移除释放层的步骤是：

通过暴露于电感耦合等离子体进行。

典型地，修整压电层的工艺包括在压电层的表面上施加扫描表面离子铣削工艺。

典型地，选择性地移除压电层、第一电极和支撑薄膜以制造谐振器叠层的工艺包括工艺步骤：施加光刻胶然后选择性地暴露于光刻胶中的窗口，和通过所述窗口施加电感耦合等离子体以刻蚀所述压电层、第一电极和支撑薄膜层。

可选地，从SiO₂、氮化硅、Ta₂O₅、聚酰亚胺和苯并环丁烯(BCB)的组合中选择将相邻谐振器分离的钝化材料。

典型地，在压电层上的第二电极、在钝化层上的垫板焊端和围绕每个滤波器的周边的金属密封环阵列的第一部分是由从钨、钛-钨、钼、铝和金的组合中选择的一种材料制造的。

可选地，粘附层是从钛、铬和钛-钨的组合中选择出来的，并使用PVD沉积

o在第二电极沉积之前，以PVD将所述粘附层沉积在压电层上；

o在沉积第二电极和第一电极垫板焊端之前以PVD沉积在钝化层上；

o在每个滤波器单元的边界周围沉积金属密封环的第一部分之前，以PVD沉积在钝化层上。

典型地，阶段E包括制造具有内表面和外表面的盖子阵列，在内表面和外表面上具有金属通孔，以将外表面上的焊端垫板电连接到盖子阵列的内表面下的捕获垫板。

优选地，E阶段还包括在盖的内表面上制造金属密封环阵列，使得金属密封环与FBAR滤波器阵列中每个滤波器单元边界周围的金属密封环的基底具有相似的形状和尺寸。

可选地，提供盖子阵列的E阶段包括以下步骤：

a.获得具有内表面和外表面的硅晶圆；

b.使用BOSCH工艺通过深度反应离子蚀刻(DRIE)技术钻盲孔，该盲孔具有来自外表面的盲端；

c.将硅氮化物或二氧化硅层沉积到盲孔和硅盖的外表面上；

d.在氮化硅或二氧化硅表面上沉积钛铜籽晶层并进入盲孔；

e.图案电镀铜以填充盲孔，并在填充的盲孔上形成铜焊端垫板；

f.蚀刻移除钛铜籽晶层；

g.在焊端垫板上沉积从金、化镍浸金和化镍钯浸金的组合中选择的金属；

h.将硅盖的内表面研磨到铜填充的盲孔的盲端的25微米以内；

i.用等离子体削薄硅以移除额外的25-30微米的硅，从而暴露大约5微米的以氮化硅或二氧化硅作为衬垫的铜填充通孔的末端，而不损害氮化硅或二氧化硅衬垫或铜填充物；

j.在硅盖内表面沉积氮化硅或二氧化硅，并暴露氮化硅或二氧化硅涂覆的铜孔；

k.通过化学机械抛光(CMP)移除氮化硅或二氧化硅并突出铜，从而将覆盖硅盖的内表面的氮化硅或二氧化硅层中铜孔的末端暴露出来；

l.沉积从钛、铬、鉬和钛-钨的组合中选择的粘附层，然后在硅盖的内表面上沉积金籽层；

m.通过以下中的一种方式端接该内表面：

·在金籽层上施加光刻胶和沟槽图案；通过电镀将金或金锡混合填充沟槽；剥离光刻胶并蚀刻掉籽层，从而在金捕获垫板和限定盖内表面每个装置边界的密封环上形成一层金或金锡键合层，或

·施加光刻胶和在捕获垫板和限定每个盖子装置边界的密封环形成图案，并利用有机粘合剂以糊状物的形式将纳米金颗粒进行丝网印刷以填充图案；在200℃烧结该糊状物，以移除粘合剂并剥离光刻胶。

或者，提供盖子阵列的E阶段包括以下步骤：

·获得具有内表面和外表面的玻璃；

·通过激光钻孔获得穿过玻璃晶圆的通孔；

·溅射一层Ti/Cu籽层进入通孔，以及在玻璃晶圆的内外表面进行溅射；

·在玻璃晶圆的内表面和外表面上沉积一层光刻胶，并形成图案，以形成一组为盖子阵列中每个滤波器单元限定每个单元边界的密封环，以及形成与每个通孔相邻的垫板阵列，并在玻璃晶圆的外表面的通孔末端上对列焊端垫板阵列的外形进行图案化；

·通过电镀用铜将图案填充；

·剥去光刻胶；

·用以下方法端接盖子：

o从盖子表面蚀刻Ti/Cu籽层，并

o在外表面的焊端垫板上沉积金属饰面，所述金属饰面是从金、化镍浸金和化镍钯浸金的组合中选择的；

o通过在捕获垫板和密封环阵列上涂上较厚的一层光刻胶来加工内表面；通过(I)丝网印刷纳米金颗粒和以糊状物形式存在的有机粘合剂来填充较厚的图案；在200℃烧结该糊状物后剥离光刻胶，从而形成键合层，或通过(ii)往图案电镀金或金锡混合物并剥离光刻胶。

可选地，通过从两侧激光钻孔在玻璃晶圆上制造通孔。

可选地，将盖子阵列附接到滤波器阵列的步骤F包括：

·在连接到盖的内侧的第二金属密封环阵列中的一个和耦合到盖子内侧的捕获垫板中的至少一个上沉积金属键合层，以及在所述第一金属密封环和耦合到FBAR滤波器装置的第一和第二电极的垫板沉积金属键合层；

·通过对回流焊将盖子阵列中的金属键合层键合到晶圆FBAR滤波器上，使密封环和盖子的内表面在每个滤波器阵列上形成一个限定腔体。

典型地，将晶圆盖与晶圆FBAR滤波器键合的步骤是通过在150℃至300℃的温度范围内、在50Mpa到100Mpa的压力范围内、在真空下将键合层回流焊而进行的。

典型地，从盖侧进行处理的阶段G包括以下步骤：

·削薄该盖；

·钻孔形成穿过盖到沟槽边界限定的区域内的二氧化硅层的通孔；

·刻蚀沟槽边界内的二氧化硅。

典型地，将薄膜中的边界沟槽内的二氧化硅蚀刻掉，在每个谐振器叠层下形成单独的腔体，并且边界沟槽作为刻蚀停止层。

典型地，阶段G包括至少一个以下步骤：

·将穿过通孔和空气腔体的支撑薄膜的厚度修整到零和压电层厚度之间；

·通过在晶圆盖侧沉积一层多晶硅来堵塞硅孔。

通常，在G阶段，钻取穿过盖到达边界沟槽内二氧化硅层的通孔的步骤包括使用BOSCH工艺进行深度反应离子蚀刻(DRIE)。

通常，在G阶段，将薄膜中的边界沟槽内的二氧化硅蚀刻掉的步骤包括暴露在HF液体或蒸气中。

典型地，在阶段G中，将穿过通孔和空气腔体的支撑薄膜的厚度削薄到零和压电层厚度之间的可选步骤是通过光刻胶掩蔽硅盖表面从而只暴露硅通孔来实现的，并且将硅盖和光刻胶暴露于电感耦合或源自由XeF₂和Ar混合气体制成的等离子体的微波中。

附图说明

为了更好的解释本发明及其在实际中的应用，下文描述将配以图示。

下述图例中均带有详尽标识与细节。应强调的是，所示细节、标识仅作参考用途，目的是说明性的讨论本发明的优选实施例；最清晰、最简明、最易懂的阐述本发明的原理与概念。因此，除最基本理解需求之外的更多、更深入的结构细节并不会予以展示。对于本领域技术人员，附图与说明足以明确阐述本发明的一些变形在实际中的应用。特别说明，为了更清晰的阐述原理与概念，示意图并未按实际比例绘制，某些超薄层的厚度被明显放大了。在附图中：

图1示出了根据本发明实施例用于制作具有改进的腔体限定的压电射频谐振器和滤波器的概念阶段的高级流程图；

图2是谐振器阵列的第一部分(图1块A)的非比例示意图。包含单晶支撑薄膜，该单晶支撑薄膜是通过一层氧化硅耦合到硅盖上和通过被填充和涂覆的屏障而形成图案，该屏障限定了谐振器叠层长度，该支撑薄膜被涂覆有粘附层、附加层、进一步的粘附层和键合层；

图3是一个谐振器阵列的第二部分(图1块B)的不按比例的示意图，它包括耦合到一个蓝宝石载体的一个压电层、一个粘附层、由一个粘附层和一个粘附层涂覆的压电层；

图4是通过底部电极耦合到单晶支撑薄膜(图1块C)的压电层的不按比例的示意图，主要由图2和3(图1块A和B)键合在一起，但仍与支撑层耦合；

图5是移除了蓝宝石载体的图4的结构的不按比例示意图。

图6是图5中的结构的不按比例示意图，从压电层侧处加工以选择性地削薄和修整多个层。

图7是图6中的结构的不按比例示意图，从压电层侧处加工以选择性地削薄和修整多个层并包括支撑薄膜；

图8是图7中的结构的不按比例示意图，具有钝化层和第二电极；

图9是图8中的结构的不按比例示意图，具有用于耦合到每个滤波器阵列周围的密封环的键合层，以及具有用于将接触叠层附接到顶部和底部电极上；

图10是不按比例示意图，示出了一个盖子，外表面上有接触垫板和内表面上有密封环和用于附接到图9的结构接触叠层。

图11是不按比例示意图，示出了图10的盖子，附接到图9的滤波器阵列，在滤波器阵列上形成一个上腔体。

图12示出了图11的被覆盖的滤波器阵列，在每个谐振器叠层下面有一个下腔体；外表面上的接触垫板和一个密封环和内表面上的用于附接到图9的结构上的连接叠层；

图13为简化的梯子型RF滤波器电路组态；

图14为图13所示的梯子型滤波器组态的传输响应曲线图；

图15为简化的格子型RF滤波器电路组态；

图16为图15所示的格子型滤波器组态的传输响应曲线图；

图17为简化的格子与梯子复合型RF滤波器电路组态；

图18为图17所示滤波器组态的传输响应曲线图；

图19是一种流程图，示出了用图1的块A所描述的制造具有第一电极的至少一个金属层支撑薄膜的方法；

图20-28是图19中制造在图1块A中所描述的结构的步骤所产生的各种中间结构的示意图；

图29是描述制造图1块B中所描述的结构的流程图；

图30至图33是图29中制造在图1块B中所描述的结构的步骤产生的各种中间结构的示意图，其中压电层是通过溅射或PVD制造；

图34—36是图29中制造在图1块B中所描述的结构的步骤产生的各种中间结构的示意图，其中压电层是通过从单晶体中剥离而制造的；

图37是由图29中的工艺制造的和在图1块B所描述的结构的示意图。

图38是图1块A的结构翻转并与块B结构对齐的示意图；

图39是通过将块A的结构耦合到块B的结构而形成的图1块C中的结构的示意图；

图40是示出如何从压电层侧加工图39的结构(通过移除多个层的块D1)的流程图；

图41—47是示出了由图40的流程图的步骤所产生的结构的示意图；

图48是示出了如何对图47的结构进行加工施加钝化材料和第二电极的流程图；

图49—51示出了由图48的流程图的步骤所产生的结构的示意图；

图52是示出了如何对图47的结构进行加工以将密封环和接触叠层施加到第二电极和第一电极的流程图；

图53是图51的结构示意图，具有用于附接到密封环和接触叠层上的附着的粘附层；

图54是在从盖侧加工以在各谐振器下产生下腔体的流程图；

图55—59示出了由图54的流程图的步骤所产生的结构施加到图53的结构的示意图；

图60示出了两个相邻谐振器叠层可以并联耦合在滤波器阵列中；

图61示出了两个相邻谐振器叠层如何串联耦合在滤波器阵列中；

图62是一个示出了一个外表面有焊端的盖子(在滤波器上(阵列的一部分)对齐的阵列部分)的示意图，具有围绕着滤波器的密封环，和从第一、第二电极延伸到盖子的内表面上的捕获垫板的接触叠层；

图63是一个示出在其外表面上具有焊端的盖子和盖子(在滤波器上(阵列的一部分)对齐的阵列部分)的内表面上的密封环和接触叠层；

图64是说明从硅晶圆(或其他导体)处制造盖子阵列的外表面的步骤的流程图；

图65是对由硅(或其他导电材料)制成的盖子阵列的内表面进行加工以在滤波器周围形成密封环阵列和用于将接触部捕获到第二电极和第一电极的接触叠层阵列的流程图；

图66至86是在执行图64和65的步骤时获得的中间结构的示意图；

图87是加工由玻璃(或其它绝缘材料)制成的盖子阵列以形成外表面上的焊端和围绕滤波器的密封环阵列和用于将接触部捕获到内表面上的第二电极和第一电极的接触叠层阵列的流程图。

图88至97是在执行图67的步骤时获得的中间结构的示意图；

图98是将盖子阵列键合到滤波器阵列的步骤的流程图必要时加工较低的谐振器特定腔体，并将封装的滤波器阵列切割成单个。

具体实施方式

本发明涉及薄膜体声谐振器(FBAR)类型的新型体声波(BAW)谐振器及其制造方法。图1是一般制造工艺的流程图，图2至图11示出了由图1的块A至G形成的结构，图1涉及在切割成单个滤波器单元之前(图1块H)的谐振器的晶圆加工。如参考图12-17和图60-61所解释的，谐振器可以串联和并联布置以形成FBAR滤波器组件。这些谐振器是包括陶瓷和金属元件的多层结构，并且可以包括聚合物。滤波器组件的各种谐振器以大阵列的晶圆上制造，然后晶圆被分段以形成单独的滤波器，每个滤波器包括FBAR谐振器的布置，这些谐振器是涂覆有压电薄膜的电极，每个侧面具有腔体以使它们振动，从而以传送处于谐振频率的信号，并阻止(滤波)其他频率的信号。

如同现有技术的FBAR谐振器一样，本文所讨论的谐振器实施例的涂覆单晶压电薄膜14的电极，在它们的边缘周围被物理地支撑，由此使它们能够谐振。然而，下面描述的许多实施例的重要特征在于电极化单晶压电薄膜14耦合到具有一个最大厚度的低声波损耗的薄膜支撑薄膜31并通过薄膜支撑薄膜31进行固化，该最大厚度就是压电薄膜自身的厚度，因此实际上需要支撑薄膜31的厚度小于1.5μm。支撑薄膜31-电极16、18、40、16-压电薄膜14-电极60叠层是围绕其边缘被支撑以使其能够谐振。

正如背景部分所解释的，在定义了Q和K²eff项的情况下，滤波器的性能水平是由优质因数(factor of merit,FOM)确定，由等式FOM＝Q×K²eff限定。

将支撑薄膜31附接到压电薄膜14上，使产生的FBAR不对称，并产生额外的谐波。这进一步降低了它的K²eff。然而，选择高k²t压电材料和在压电薄膜14中加入一个由高Q材料组成的支撑薄膜31，这仍然增加了FBAR的整体厚度，并为压电层提供了重要的机械支撑，特别是在使其厚度减小以用于高频应用中的情况。此外，支撑薄膜降低了谐振器对温度相关频率漂移的灵敏度，因此产生的滤波器更可靠。

为了便于阅读，以下对各种实施例的描述被分成几个小节。首先，参考图1，简要介绍了广义结构和制作方法。

谐振器的核心，即支撑薄膜31的叠层，第一电极材料16、18、40和在连续多个层中的两个叠层A、B中制造的压电薄膜14，这两个叠层之后结合在一起。

图2以及相应的描述示出如何在硅盖30上的二氧化硅层32上制造由支撑薄膜31组成的第一部分A，该第一部分A通过穿过二氧化硅层32层的通过支撑薄膜填充的沟槽38，并且被涂覆有至少一层电极的金属层18b，这对应并扩展了描述。这对应于并扩展了图1块A的描述。

图3和所附的描述示出了如何制造第二部分B。参考图3，第二部分B由可拆卸载体衬底10上的压电薄膜14组成，其中压电薄膜14被被涂覆有至少一层图1块B中的金属制成的电极金属层18b。

图4、5示出了块C的结构是如何通过将图2(块A)和图3(块B)的结构移动到接触部(图4)而形成的，然后移除压电薄膜14的牺牲支撑10以提供图5中所示的与块C相对应的结构。

图5的结构是对每一侧进行加工，通过压电薄膜14侧(块D)的加工，压电薄膜14被修整，并且涂层18、40和晶圆的支撑薄膜31可通过选择性地移除材料而形成图案以限定单个谐振器，其中晶圆的支撑薄膜31是多个连续层，这对应于块Dl。

每个单个谐振器现在被钝化材料54包围以从相邻的单个谐振器中分离出来，粘附层和第二电极60被施加在压电薄膜14上，并且在每个滤波器周围形成一个接触密封环55，并且制作用于连接每个谐振器叠层的第一电极的接触垫板56，得到图7——图1块D2所示的结构。

注意到，在制造的这一阶段，在最终在步骤H中将分成单个滤波器单元之前，单个电极谐振器叠层被布置成滤波器单元和在晶圆上同时制作一个滤波器单元阵列。

这些谐振器可以各种方式封装。其中一种方法是，参考图1块D3、El和图2和F.到图8、10-12中的多种方式。

参考图8，本文讨论了一种键合层用于将收缩延伸附接到第二电极60。选择性地沉积粘附层16E以有利于接触部和密封环的附接，密封环由与第二电极60不同的材料组成。粘附层16E是典型的钛，铬或钛-钨。键合籽层75A被选择性地沉积到粘附层16E上。

参考图9和图1的步骤G1，硅盖33被削薄到最终尺寸。通常这是通过研磨或化学机械抛光(CMP)来实现的。

然而，应当理解，这是一个加工命令。硅盖33可以被削薄到其所需的最终尺寸，典型地由原始厚度(通常取决于原始晶圆直径在400到700微米的范围内)到200微米，在进行上面步骤D1和D2中的加工之前，先得到图6-8所示的结构。

现在参考图10和图1的块E1和E2，可以用密封环180的上部和接触叠层182、184内部的上部制造盖子175的阵列，密封环180的上部用于连接到键合籽层75A上，该键合种子层7a选择性地沉积在将成为单个独立的滤波器阵列的地方的周围，接触叠层内部的上部从盖子175的内表面延伸。内部接触叠层182、184的上部与穿过盖子175到盖子175外侧的焊端172的填充通孔139耦合。

然而，应理解的是，不是从盖子175建立密封环180和接触叠层182、184，而是可以从滤波器阵列的周围和从谐振器阵列的电极处建立起来。为了最大限度地减少浪费和在形成密封环时损坏压电层和电极的可能性，认为在盖175上建立密封环和接触叠层实质上是可取的。

参考图1区块G2和图11、图9的结构(具有密封环75下部和接触叠层182、184的下部的滤波器阵列)然后可以连接到图10所示的结构(具有密封环180和接触部182、184的盖175)以将电极40、60与盖172上的外部接触部172耦合，并且密封环的两个部分通过相同的键合层75A、75B耦合在一起，从而形成由盖75和密封环限定的上部腔体，这通常对于单个滤波器单元的所有谐振器是共通的。

参考图12和图1的步骤G2，然后形成下腔体64。典型地，在每个单独的谐振器叠层下形成单个腔体64。这通常是通过蚀刻或激光钻取穿过硅盖33进入包围填充沟槽34的区域内的二氧化硅层32的通孔62来实现的。由于填充沟槽34涂覆有通常为氮化硅的耐蚀刻涂层35，因此，由填充沟槽34包围的区域内的氧化硅可以通过适量的蚀刻剂如氟化氢蒸气被蚀刻掉，填充沟槽34的氮化硅涂层35作为蚀刻停止。在填充沟槽34包围的区域内的支撑薄膜31可以削薄到最终期望的厚度，或者如果需要通过适量的(支持膜材料专用)蚀刻剂完全移除。然后，通孔62可以通过沉积多晶硅层190或其他适当材料而被堵塞。

最后参考图1的步骤H，滤波器阵列可以被切割成单独的封装好的滤波器单元。

现在可以理解，块D、E、F和G中所描述的子过程的顺序可以改变。在块E1和E2中制备的盖75的阵列与压电薄膜及其支撑结构完全分离，这可以是在步骤F中它们之间附接的之前进行，因此块E可以在块D和G之前或之后进行。

类似地，虽然块G1的处理被描述为是在块D之后，块G2的处理被描述为是在块F之后，但在将滤波器阵列附接到盖子阵列之前或之后，可以执行块G的一部分或全部。例如，尽管在附接盖子F阵列之前将硅盖33(块G1)削薄是明智的，但也可以在之后执行。类似地，密封环180可以由块D3中的滤波器阵列而不是块E2来制造。事实上，可以通过硅盖33侧的削薄和蚀刻在支撑薄膜31(即块G1和G2)下方的腔体64来加工图5所示的结构，然后仅从压电薄膜14侧(块D、然后是块E和F、变化的D3或E2)进行处理。

参考图13，示出了由串联BAW谐振器与并联BAW谐振器形成的半梯形滤波器配置的简化电路。在滤波器中，谐振器被组合成“梯子”形状，其中的每一个“阶梯(rung)”或“阶段(stage)”都由两个谐振器构成：一个串联排列、一个并联排列。参考图14，给梯子型电路增加“阶梯”可增强其排除干扰频率的能力，使其产生更少带外抑制(拥有更陡峭的裙边曲线)信号，但这是建立在插入损耗和更多能量消耗的基础上的。参见图15，另一种谐振器的构造是“格子”型，如图16所示，该造型的裙边曲线过于平缓，但带外衰减更好。

图17所示，梯子型与格子型电路可以结合在一起，产生如图18所示的传输反应。

谐振器形成滤波器的可能的布置超出了本应用的范围。但制造基本串并联谐振器单元的方法，将会结合图62、63在下文中论述，谐振器可被布置成各种梯子型、格子型以及组合型。

总体概述

这里公开的滤波器模块的各个部件有不同的候选材料，每个部件需要适当的制造工序。描述了用于将功能元件从特定材料牢固地粘附到相邻元件同时提供机械稳定性和适当的导电性/电阻率的适当材料和工序。为每个元件提供了各种替代材料和制造方法。因此，这里描述了具有不同实施例的单一产品和制造工序。

现在详细讨论子组件和元件，其中流程图示出了它们的构造阶段和中间结构的示意图，详细描述了加工条件和替代材料，以提供对各种实施例的充分实现。

由于本文所述的制造方法允许制造单晶压电薄膜，并且腔体的深度被仔细地定制，在腔体和电极之间具有最小的支撑薄膜厚度(如果支撑薄膜不被完全从相对的压电薄膜移除)。得到改进的优质因数(FOM)，特别是当与目前使用的多晶非外延生长膜相比。

应理解，精确尺寸将随材料和部件规格而变化，并且典型地，优化需要在功能性、可靠性和成本之间找到平衡。然而，通过说明性非限制性示例，还提供了各种子组件的典型尺寸。

介绍了FBAR谐振器阵列的结构和方法的总体概述，概述了它们可以如何布置到滤波器中以及图1到18中封装工序的概述，每个组件、工艺和制造步骤现在更深入地描述，给出不同的材料选择，典型的尺寸等等。

我们将理解图2和3中示意性地示出了独立制造的A和B部分，并且第一前体可以在市场上可买到的。

获得图2和图3中示意性示出的结构的后续处理可以是先执行制造图2中的结构然后执行图3的或先执行图3再执行图2的。实际上，一些工艺例如施加多种金属层16、18可以在相同的加工装置(例如PVD或CVD工艺)内同时在压电薄膜14和支撑薄膜31上执行。

盖30上的膜(图1块A)

图19是制作在图1块A和图2中所示的第一部分A的通用流程图。图20-28根据图19的流程图的步骤制造的结构的示意图；

参考图1块A，并参考图20，盖30上的薄膜由沉积到硅盖33上的二氧化硅层32上的支撑薄膜31组成，通过图19步骤A(i)制造或购买获得。

盖30上的支撑薄膜，其可以是商业上的可用产品，由一层最大厚度为1.5微米的单晶支撑薄膜组成，该膜通过二氧化硅层32耦合到硅盖33，二氧化硅层32通常为约三至六微米(±5％)厚，硅盖33的厚度通常为450微米厚(±5μm)至750μm厚(±15μm)厚。支撑薄膜31是低电阻率硅，例如，掺杂有As或P的n型硅，通常是取向为＜100＞、＜110＞或＜111＞单晶层，其选择受选择的压电薄膜影响。由于掺杂，电阻率通常低于10Ω-cm。硅盖33可以是p型掺杂的，通常是掺杂硼。硅盖33的电阻率通常更高，通常为1000Ω-cm。这样的SOI(硅盖33上的支撑薄膜31)具有各种直径，包括100mm、150mm和200mm。

商业上可用的SOI晶圆是通过使用离子切片(SMART CUT^TM技术)进行离子切割获得小公差器件层。具有500nm器件层的SMART CUT晶圆的通常公差是比+/-2.5％，即+/-12.5nm更良好的公差。这样的SOI晶圆可从供应商如SOITEC(www.SoTeC.com)或Waferpro^TM(www.WavePro)和以这种方式获得的Si薄膜可以具有多种电阻值。可以理解，从亚微米支撑薄膜开始，在随后的削薄过程中获得最小化。

例如，其他包括铌酸锂和钽酸锂。在下面描述的工艺，这些候选支撑薄膜31可以是从适当的铌酸锂和钽酸锂单晶晶圆进行的“smart cut”，以制造压电层。

下面参考图34和35描述的一种用于制造LiNbO₃和LiTaO₃压电薄膜14的剥离方法，同样可用于由LiNbO₃和LiTaO₃制备支撑薄膜31，支撑薄膜31通过二氧化硅层32键合到硅盖33。

参考图19步骤A(ii)，制造的带图案的沟槽34是通过支撑薄膜31、通过SiO₂BOX32并进入硅盖33，提供图21所示的结构。沟槽34通常是3-6μm宽，但可高达10μm宽，可使用电感耦合等离子体ICP来制造，ICP通过例如Cl₂+BCl₃+Ar、CF₄+O₂、Cl₂+O₂+Ar和SF₆+O₂得到，视所使用的薄膜材料而定。

其它制造工艺也是可能的。例如，或者，支撑薄膜可以被ICP蚀刻，接着是SiO2的湿蚀刻和Si盖的进一步干蚀刻。提供的沟槽34可以作为闭环，或者可以留下定位点，例如在相邻沟槽34之间的顶点处。

然后，可以例如使用ICP或激光在硅盖33的抛光背上做出对准标记37——步骤A(iii)，来提供图22的结构。这一步骤是可选的。

然后，在支撑薄膜31上沉积诸如氮化硅的耐蚀刻涂层35，并将其沉积到沟槽的图案34中——步骤A(iv)中，提供图23中所示的结构。例如，这可以通过低压化学气相沉积(LPCVD)来实现。耐蚀刻涂层35的厚度取决于沉积时间和压力。一般来说，所需的耐蚀刻涂层35的厚度取决于热SiO₂BOX33的蚀刻选择率。由于具有HF刻蚀蒸气的氮化硅的选择率通常在1：20到1：30之间，所以如果耐蚀刻涂层25是氮化硅，其厚度通常在1000A-1500A之间，但可能高达5000A。

参考图19的步骤A(V)，例如氮化硅或多晶硅等填充物层36随后可沉积在耐蚀刻涂层35上，以填充提供图24中所示结构的具有耐蚀刻涂层的沟槽34。填充物36的类型和厚度取决于沟槽34的宽度。使用低压化学气相沉积(LPCVD)可以实现无空隙多晶硅填充(LPCVD)，通常需要1：1.2的比例，因此填充了多晶硅填充物36的3微米沟槽通常会产生3.6微米厚的表面涂层。

然后移除填充物36的表面涂层——步骤A(vi)，暴露耐蚀刻涂层35，但留下填充的填充物36、涂覆了耐蚀刻涂层35的沟槽34，例如，用多晶硅填充的涂覆了氮化硅的沟槽34提供图25中所示的结构。当然，移除填充物层的技术取决于材料。当填充物38为多晶硅时，可通过蚀刻移除填充物层38，使用在160℃时具有85％H₃PO₄的热磷酸蚀刻剂，但该蚀刻剂会轻微损坏填充沟槽34的多晶硅填充物36的顶部，沟槽34是以氮化硅35作为衬垫。或者，覆盖氮化硅层25的多晶硅填充物36层可由具有极高的选择率的CMP移除到其中下方的氮化硅层35，如Suryadevara.V.Babu等人在US7，723，234“用于多晶硅的选择的CMP方法”中所描述的，在此以参考方式合并。

耐蚀刻层35现在被移除——步骤A(vii)，暴露出支撑薄膜31，但留下用于填充以耐蚀刻涂层35作为衬垫的沟槽34的填充物36，提供图26所示的结构。从支撑薄膜31的表面上移除耐蚀刻层35通常是通过等离子体刻蚀。例如，可以使用CHF₃/O₂感应等离子体蚀刻，以600-750安培/分钟的刻蚀速率移除氮化硅耐蚀刻层35。当支撑薄膜31是硅时，这与硅表面具有4：1的选择率。另一种可能是使用在160℃时具有85％H₃PO₄的湿蚀刻剂。

现在可以使用化学机械抛光(CMP)对支撑薄膜31进行抛光——步骤A(viii)以移除用于填充以耐蚀刻涂层35作为衬垫的沟槽34的填充物38的受损顶部，并使结构具有适当低的表面粗糙度(平滑度)用于图26所示的接下来的沉积和键合加工。

参考图27，然后，将第一粘附层16a溅射到削薄的支撑薄膜31上，以便随后沉积第一电极的其他层。第一个16A，以及随后的粘附层(16n)通常是钛、铬或钛-钨。

如图28所示，然后，可将由键合材料制成的键合层18A沉积在第一粘附层16A上。随后的电极材料可将被沉积在其上。为了帮助良好的粘附力，最好在每一对不同的材料之间沉积粘附层16n。

压电薄膜

单晶压电材料具有很好的固有K²eff和Q因子，是一种非常广泛的压电材料为特定滤波器选择合适的压电材料是考虑到所期望的频率响应和通常期望的最大限度减小滤波器尺寸，同时注意到小型化会使制造复杂化，并可能增加成本和降低产量。

参考图1的块B和图3，一个压电薄膜14通过释放层12附接到一个可拆卸载体衬底10上，并被涂上至少一层如图所示的电极的金属层。

压电薄膜14是优选的和典型的单晶。虽然在一个大的薄膜中可能存在一些堆叠的缺陷或甚至是偶尔出现的晶界，这并不是不可想象的，甚至在某些应用中是可以接受的，但是一旦薄膜14被图案化成单个的谐振器膜，这些膜中的绝大部分通常都没有严重的缺陷，即使包括谐振器膜的单独组件具有缺陷质量控制，这些薄膜都是要丢弃的。一般来说，高的产量是可以得到的。

图29是一个流程图，示出了图3的结构(即图1中块B中所描述的B部分)是如何得到的，图29到32示出由图28的流程图中的步骤所制造的中间结构，这些中间结构用于制造图3的结构。

参考图29的流程图，描述了一种制造图3结构的方法。

首先，获得了一个具有释放层12的可移除载体10——步骤B(i)，如图30所示。可移除载体10通常是蓝宝石，而释放层12通常是GaN。具有GaN释放层的蓝宝石载体在商业上是可用的。一般情况下，GaN释放层12大约是4μm到5μm厚，RMS的粗糙度小于lnm。压电薄膜14被沉积到释放层——步骤B(ii)：

制造压电薄膜有两种基本路线：

·通过分子束外延生长(MBE)和/或溅射来生长压电薄膜；

·从单晶体中剥离。

生长一个压电薄膜

分子束外延(MBE)是一种高纯度、低能量的沉积技术，允许低的点缺陷制造。可以控制元件比率至±1％的极高精度，从而保证了一个高的Q因子和保证了薄膜耦合。

在具有合适的晶格匹配的情况下，压电薄膜14可以通过分子束外延在GaN的键合层12上制造，该键合层12位于可移除的衬底(如蓝宝石)上，其中蓝宝石衬底表面的结构及其晶格间距使得能够在上面沉积单晶薄膜。

由蓝宝石制成的可移除载体10用于沉积GaN的释放层12可以在＜0001＞取向上外延地沉积。由于四方形的Ba_xSr_(1-x)TiO₃(BST)的晶格间距与蓝宝石Al₂O₃单晶＜0001＞平面相一致，Ba_xSr_(1-x)TiO₃(其中x＜0.5)，可以通过氧化物分子束外延(MBE)在＜111＞取向上外延生长。

AlN和Al_xGa_(1-x)N和Sc_xAl_(1-x)N为HCP型纤维锌矿晶体结构(C面取向)。一个强的C轴结构是Al_xGa_(1-x)N和Sc_xAl_(1-x)N FBAR滤波器的最重要前提，因为FBAR的声音模式需要纵向活化，AlN和Al_xGa_(1-x)N的压电轴沿着C轴方向。在AlN晶格中加入镓或钪可以为更宽带宽的谐振器提高耦合系数，同时保持与外延GaN释放层的良好的晶格匹配。

因此，AlN、在C轴取向的Al_xG_a(1-x)N(其中x＞0.85)和在C轴取向的Sc_xAl_(1-x)N(其中0.05＜x＜0.35)可以类似地外延沉积到外延生长在蓝宝石衬底10上的GaN释放层12上。这些材料也可以通过溅射、通过分子束外延、MOCVD或通过使用分子束外延然后溅射来沉积一层。

压电薄膜14的典型涂层厚度在100和1500nm之间，非限幅的例子表明，在使用Ba_xSr_(1-x)TiO₃(BST)的情况下，可能在200和400nm之间，在使用AlN、Al_xGa_(1-x)N或Sc_xAl_(1-x)N的情况下，在200到1500nm的范围内。

这种由Ba_xSr_(1-x)TiO₃(BST)、Al_xGa_(1-x)N或Sc_xAl_(1-x)N和AlN外延生长的压电薄膜可具有小于1nm的RMS粗糙度，这进一步有助于晶圆与晶圆薄膜的键合以将压电层从半导体转移到接收晶圆。

由于在单晶中没有晶界，通过单晶的声信号衰减是最小的。这也减少了损失的能量，而这些能量以其他方式转移到热量中，并且是必须被消耗掉的。

单晶或至少被强织构的Ba_xSr_(1-x)TiO₃(BST)、Al_xGa_(1-x)N或Sc_xAl_(1-x)N和AlN薄膜的低表面粗糙度也导致散射损耗降低和较高的Q因子。此外，特别是在高频时，由于肌肤效应粗糙的表面是电极界面损耗的一个主要原因。因此，在电极和高织构的压电薄膜之间可获得光滑界面，具有第一第二电极的单晶薄膜在获得的光滑界面上沉积是非常有利的。

如图31所示，钛的散热层11可沉积在载体10的后表面上。这有助于在图29中步骤B(ii)和图32示出的均匀地沉积压电薄膜14。

压电薄膜14被沉积——图32中所示的步骤B(ii)。然而，如图33所示，可选择地附加的中间缓冲层13可施加在释放层12上以确保在压电层沉积之前的良好的晶格匹配。例如，为了便于沉积Ba_xSr_(1-x)TiO₃(BST)的单晶压电薄膜14，可以首先沉积金红石TiO₂和/或SrTiO₃的中间缓冲层13。一旦蓝宝石层被移除，该中间层13除了用作“对准格子”层外，也可用作蚀刻停止层，以更容易地蚀刻掉GaN层。类似地，在沉积AlN之前，Al_xGa_1-xN，Sc_xAl_1-xN，可以沉积50纳米至200纳米厚的Ta₂N中间层13或沉积类似的稀土氮化物材料，如RaN_x、NbN_x、MoN_x和WN_x，用作缓冲和蚀刻停止层。

从单晶中剥离形成压电薄膜

用于压电薄膜14的有用的候选材料由于其晶格间距不相容，而不能通过溅射或MBE在蓝宝石衬底10上沉积。举个例子，这两种材料是LiNbO₃和LiTaO₃就是，然而它们都是单晶体和具有极高的Q值和耦合系数值。

参考图34，这样的一种压电材料17的单晶体或单晶晶圆具有一个适当取向用于形成用于谐振器的压电薄膜14，其表面可受到以适当强度的离子进行的离子轰击，从而在期望的深度处造成一个弱点15。例如，YXl/36取向的LiNbO₃单晶体或YXl/42取向的LiTaO₃晶体可能受到He/cm2剂量和能量在50至250kv之间的氦轰击，从而在1μm以下形成一个衰弱层15。然后，通过PECVD将键合层13A(例如100至1000纳米厚的SiO₂层)沉积在被剥离的压电薄膜14的表面上，并且可以将类似的二氧化硅键合层13B沉积在支撑晶圆10的释放层12上，例如如图30所示具有GaN涂覆的蓝宝石支撑晶圆。然后用化学机械抛光(CMP)对两层SiO₂键合层13A、13B进行抛光，并使它们接触，形成键合，其结构如图35所示。

对于图35中所示的结构，在350℃左右的温度使得层15上的单晶表面薄膜被氦轰击变得衰弱，晶体17在氦轰击的深度处断裂。从大块单晶体17上剥离的压电薄膜14的暴露表面层随后可被抛光以消除损伤，必要时可在400℃进行退火以引起原子重排。再一次，最终的结构基本上就是图33所示的这样(虽然通常没有散热层11)，例如，其中缓冲层13是SiO₂，压电薄膜14包括可作为单晶体生长的压电材料，例如LiNbO₃和LiTaO₃。

因此，无论压电薄膜14是从单晶体17外延生长还是通过剥离来制造，在这两种情况下产生的结构都是具有期望取向的压电薄膜14，通过图中3所示的GaN12层耦合到蓝宝石衬底10，可能在GaN的释放层12和压电薄膜14之间添加具有金红石TiO₂和/或SrTiO₃、Ta₂N或类似的稀土氮化物材料的缓冲层。

此外，可以理解的是，剥离方法可以用于制造如上所述和如图2所示的通过二氧化硅层32连接到硅盖33上的LiNbO₃和LiTaO₃的支撑薄膜31。

为了起到谐振器的作用，压电薄膜14需要围绕其边缘支撑，并且电极施加到每一侧。

通常，第一电极是通过将一些金属材料制成的层16A、18A沉积到上文所述的支撑薄膜30上以及将其他金属材料制成的层16B、40 16C、18B沉积到压电薄膜14上而形成的多层电极。两个键合层18A、18B由相同的材料制成并且是非常光滑，因此可以容易地键合在一起。

参考图29步骤B(iii)和图36，通常将是钛的第一粘附层16A，但可能是铬或钛-钨的第一粘附层16A施加到压电薄膜14上。随后可以是后续层——图29步骤B(iv)，在每相邻的一对层之间通常具有钛的后续粘附层16C、16D等，但也可能是铬或钛-钨的后续粘附层，以有助于粘合。可用地，可沉积低直流电阻层(如铝或金)40层和/或高声阻抗层(如钨、钼或钛-钨)。在选择钛-钨(通常比率在5：95和10：90之间)时，电极层不需要粘附层，因为电极和粘附层是由相同的材料构成的。

粘附层16C通常具有5到50纳米的厚度范围，W、Mo、A1或Au的附加层40的厚度通常从50纳米到150纳米不等，这取决于所需的谐振器或滤波器的频率响应。

参考图27步骤B(v)至图37，叠层的最外层通常是导电键合层18B。

由于底层非常平滑，所选择的导电键合层18B可以与相同键合层18A键合，键合层18a是沉积到盖结构30上的薄膜上的最外层，盖结构30在图1块2、图2所示实施例中被描述，以及参考图18-28进行了上述描述。

第一电极

通常，在现有技术谐振器中，首先沉积第一电极，然后在该电极上上沉积压电薄膜。因此，由于压电薄膜的高温制造，传统上第一电极需要用钼、钨、铂或金等难熔金属。相对于典型的加工工序，在这里描述的实施例和工艺中，第一电极和第二电极60都沉积在压电薄膜14上，因此可以使用更广泛的金属，例如铝。与这些难熔金属相比，铝具有相对较低的直流电阻，因此使用铝电极层有望在更高的频率上提高滤波器的Q因子。

通常，第一电极分为两部分。第一部分通过将一些金属材料制成的层16A、(40、16C)、18A沉积到支撑薄膜31(图19的步骤A(ix)和A(x)上而形成。第二部分是通过将金属材料制成的层16B、(40、16C)、18B沉积到压电薄膜14上形成的(图27步骤B(iii)至B(v)。由于两个部分A(图2)和B(图3)外层18A、18B是用相同的材料制造的键合层18A、18B，并且是在纳米尺度上非常光滑的，这两个键合层18A、18B可以在低温(通常在室温下)接触并键合在一起。

参考图19步骤A(ix)和图26，第一粘附层16A(典型地由钛组成，但也可能是铬或钛-钨)被施加到支撑衬底31上。这可以是随后的后续图19步骤A(x)，通常后续的粘附层16沉积在每一对相邻的不同材料之间以辅助粘附。参考图19步骤A(xi)和图28，叠层的最外层通常是导电键合层18A。

参考图29，粘附层16B通常是钛，但也可能是铬或钛-钨，也被沉积在压电薄膜14上——步骤B(iii)上，形成图36的结构。

可选地，可以沉积额外的电极层16c、40——步骤B(iv)。例如，可以沉积诸如铝或金等低直流电阻层和/或诸如钨、钼或钛-钨等高声阻抗层。

粘附层16C通常具有5至50纳米的厚度范围，W、TiW、Mo、A1或Au的附加层40通常具有从50纳米到150纳米的厚度，这取决于所期望的谐振器或滤波器频率响应。

然后，参考图37，在压电薄膜14上沉积的叠层的外层是一个键合层18B——图29步骤B(v)，键合到沉积在支撑薄膜31上的类似的键合层18a(参见图19、29)。

图1中的阶段C，将A和B阶段的结构(即图28和37的结构)键合。

参考图38，其中图28的结构翻转，在键合状态下，支撑薄膜31上的电极层叠层上的18A、18B和压电薄膜14上的电极层叠层上的两个相同的键合层18A、18B接触。

由于底层是非常平滑，在压电薄膜14上所选择的导电键合层18A可以与相同键合层18b键合，键合层18b硅盖33上的薄膜上的最外层，硅盖33在图1块3、图37所示实施例中被描述。

键合层18A、18B可为纯金，可为10至25nm厚，因此当熔合在一起时，形成20至50nm厚的键合层18。其它用于金属与金属键合的候选材料包括：AuIn、AuSn、甚至铜。涂层可被等离子体活化。

或者(未示出)电极可以是钛-钨10/90或5/95、钨、钼或铝，具有表面粗糙度小于0.5nm(可能通过CMP处理)，可被等离子体活化和键合。

应当理解，第一电极的中间层40可以在键合层18之前沉积在图案化的支撑薄膜31上或压电薄膜14上。这样，在沉积图37所示的键合层18B而得到图38的结构之前，例如铝的低直流电阻层和/或诸如钨、钛-钨或钼等高声阻抗层的附加层40可以沉积在图36的结构上。或者，可以将附加层40沉积到图27的结构上，接着是进一步的粘附层16，然后是图28的键合层18A，一旦这两个键合层接触到则能够提供图39中所示的结构。

为了提高滤波器的FOM，建议将粘附层厚度和不同的材料界面减小到最小，键合层18厚度应尽可能薄。

图39中所示的结构，即由硅盖33、氧化物块32、支撑薄膜31、多层位于第一电极的层16A、(40、16)、18(16、40)16B和由释放层12连接到载体10的压电薄膜14组成的叠层是从硅盖33侧和压电薄膜14侧进行加工。

从支撑载体侧加工键合的叠层

图40示出从牺牲载体侧加工(图1块D)的流程图；由此制造产生的中间结构如图41至47所示。

参考图40步骤D(i)，首先，任何散热层11(如图39所示)被移除-得到图41的结构，该结构是基于图39的结构翻转获得的。

然后移除载体10——图40步骤D(ii)。例如，通过GaN释放层12耦合到压电薄膜14的蓝宝石载体可通过通过激光剥离技术移除。基本上，可以使用248nm准分子激光器通过蓝宝石衬底10照射GaN释放层12，以使GaN能够从蓝宝石衬底10中分离出来。这种脉冲激光器具有方形波形，可从IPG Photonics^TM获得。这一工艺称为激光剥离技术，获得如图42中所示的结构。

移除残余释放层12和任何附加的涂层13，如GaN释放层12和压电薄膜10的之间的由金红石TiO₂和/或SrTiO₃、Ta₂N、其他稀土氮化物材料、或SiO₂组成的键合层——步骤D(iii)暴露出压电薄膜14，得到图43的结构。

然后将压电薄膜14修整到所需的厚度——步骤D(iv)，得到图44中所示的结构。

一些实施例的一个特殊特征是，方便对滤波器阵列的特定压电膜进行不同厚度的修整，使滤波器中的特定谐振器具有不同的厚度以获得更宽的频带滤波器(K²eff)。

参考图40步骤D(v)，剩余的压电薄膜14和粘附层16b被蚀刻，得到图45中所示的结构，然后将键合层18、其他第一电极40和粘附层16A、16C移至支撑薄膜31——步骤D(vi)，将压电薄膜14A的岛留在第一电极16A、40、16C、18的层上，得到图46中所示的结构。

参考图1，该加工可以从压电侧(块D2和D3、E和F，或者从盖侧块G继续)，块G1和G2的加工步骤可能在块D、E和F中的一些或全部之前进行。

施加第二电极

在某种程度上，任意地，参考图48-51，从描述到解释图1块D2中第二电极是如何从压电薄膜14侧制造的。

参考图48步骤D(viii)和图49，将钝化材料54，如SiO2、氮化硅、Ta2O5、聚酰亚胺或苯并环丁烯(BCB)施加在暴露的SiO2和支撑薄膜31上，覆盖第一电极层16A-C、18、40和削薄的压电谐振器薄膜14C的边缘。

参考图48步骤D(ix)，然后施加第二电极60。通常，如图50所示，首先是一层粘附层16d，如钛铬层或钛-钨层，其厚度可能只有5nm，但可高达50nm，该层可选择性地沉积在压电薄膜14和钝化材料54上，以形成与每个谐振器叠层底部电极相连但与暴露的压电薄膜14隔离的一个接触部55，以及用于每个滤波器周围的的密封环的一个接触部56。

然后，参考图48步骤D(x)，在粘附层16d上选择性地沉积由铝、金、钼或钨电极层组成的第二电极层60，具有50nm至150nm的厚度，取决于压电薄膜的厚度和所需的谐振频率，得到图中51所示的结构。

虽然描述了在压电材料上沉积铝、金、钼、钨或钛-钨，压电材料如Ba_xSr_(1-x)TiO₃(BST)、Al_xGa_(1-x)N或Sc_xAl_(1-x)N、AlN、LiNbO₃和LiTaO₃，应当理解，对于采用PVD或CVD方法，在同一种方法中在不同压电层14上的低密度、高导电性电极材料也可以被使用。例如可以考虑压电层上的碳纳米管(CNT)。然而，通常期望的顶部电极材料是保持与底部电极相同类型(和厚度)。

粘附层16D和后续的电极层60都可以例如通过溅射进行沉积，和通过光刻胶剥离工艺图案化。

通过盖子封装工序的接触部

可以通过膜和盖来接触顶部和底部电极，但是为了便于制造、可靠性和将浪费最小化，优选通过施加在每个滤波器的第二电极上方和周围的盖来接触电极，以在每个滤波器上形成一个腔体，该腔体是与滤波器的谐振器共用的。接触部从第一电极和第二电极延伸到在该盖子外表面上的接触垫板。下面将讨论这样做的工艺工序。

制造密封环

可在每个滤波器阵列的边界周围建立密封环，具有从第二电极和第一电极延伸的接触部。密封环和接触部耦合到下面描述的盖子阵列。

如何建立密封环，现在进行讨论。密封环位于钝化层54上，从第二电极和底电极电断开，但从第二电极和第一电极延伸的接触部与盖子外表面的外部接触垫板进行电气通信。

应该注意的是，在这里没有详细显示或讨论的一些滤波器设计中，密封环可以连接到滤波器的接地面，从而帮助消除RF输入到输出之间的寄生电容并将这些寄生电容“接地”，以便它们可以通过滤波器芯片本身之外的电感进行处理。

参考图50和51，接触部的基底和密封环的基底是通过将粘附层16D图案化以接触第一电极18来形成的，于是基底包括耦合到从压电薄膜14处隔离的第一电极18的粘附层55，以及沉积在该基底上的上粘附层16D的其余部分。在晶圆上的每个滤波器阵列周围也形成了接触密封环56的粘附层基底，并且可以在图50中所示的部分的左边缘和右边缘看到。接触部55、56与粘附层16D共同制造，因此在图48中的步骤D(ix)使用“选择率”一词。粘附层16D和接触部55、56通常是钛、铬或钛-钨。

当在粘附层16D上沉积第二电极60时，接触垫板65、66沉积在接触部55、56上。因此，图48中给出的步骤D(x)还使用了“选择率”一词，并且图51示出接触垫板65、66。第二电极60和接触垫板65、66通常由铝、钼、钨或钛-钨制成。

图52是一个流程图，该流程图示出了一种将键合表面施加到接触垫板55、56的方法，用于密封环的附接到延伸至第一电极的接触部，并用于形成键合表面以将接触延伸附接到现在讨论的第二电极60。

参考图52步骤D(xi)，一个粘附层16E选择性地被沉积以便于接触部的附接，和一个密封环，密封环由与第二电极60不同的材料组成。典型地，粘附层16E是钛，铬或钛-钨。

参考图52步骤D(xi)，一个籽层75被选择性地沉积在粘附层上。后续的结构在图53中示出。

从硅盖侧加工键合叠层

在加工载体30和图41的结构的压电14侧之前，随后，或先部分地处理一边，然后另一边或双方同时处理。图41的结构也是从硅盖33侧处加工的。这是图1流程图中的G块，并可在块Dl、D2及D3及F之前进行，或块G的步骤可在区块Dl、D2及D3及F之后执行。

图54示出了从硅盖侧进行加工的流程图，从图53的阵列的角度描述了这种加工。然而，应当理解的是，这可能发生在上文所述的某些加工步骤之前，或在如下文所述的施加盖子之后。

因此，参考图54步骤G(i)将硅盖33削薄提供了图55中所示的结构。削薄通常会使硅盖33的厚度从原来的厚度(通常400到700微米取决于晶圆直径)减少到大约200微米。通过机械研磨、化学机械抛光CMP、大气下游等离子体湿刻蚀(ADP)和干化学蚀刻(DCE)等多种技术，可以实现硅盖33的削薄。研磨后，硅盖33的新表面通常被抛光。

因此参考图54步骤G(ii)，孔62是穿过薄的硅盖钻取，使SiO₂32暴露在填充沟槽图案34内，提供了图55中所示的结构。所述孔62可使用例如SF₆+O₂、Xef₂或SF与O₂和/或Ar气体混合物的电感耦合等离子体ICP制造。步骤G(i)和G(ii)在图1的块Gl中示出。

优选地，图1中所示的其余步骤G(iii)至G(v)，块G2后续被执行以制造和附接盖子(图1块(E和F))，但如图57-59所示，作为解释目的，在图57中的结构没有不附接盖子175。

因此，参考图54步骤G(iii)，SiO₂ 32被蚀刻掉-步骤5(iii)形成图57中所示的结构。这可以通过用HF蒸气刻蚀以在被涂覆氮化硅35的削薄的硅盖33后面形成腔体来完成，填充物36填充的沟槽34和在填充的沟槽34上具有氮化硅涂层35的支撑薄膜31作为蚀刻停止。

一些实施例的一个特殊特征是，促进了特定支撑膜的不同厚度的修整，使得滤波器中的特定谐振器具有不同的厚度，通过在特定谐振器下选择性地覆盖特定的硅孔，以获得更宽的频带滤波器(K²eff)。

参考图54步骤G(iv)，因此，在压电谐振器14C对面的填充沟槽图案34中的支撑膜31层的暴露的表面也可部分地被蚀刻掉，从而提供图中58所示的结构。图58也示出了闭环沟槽内的薄膜31仅仅是被削薄和修整，但没有被完全移除或完全(如图12所示)，从而使粘附金属16A的底部暴露在填充沟槽34所包围的区域内。

参考图54步骤G(v)，然后削薄硅膜34中的孔62可以通过沉积多晶硅层或在孔下面提供图59中所示的结构来进行密封。

耦合串联滤波器和并联滤波器以形成谐振器

参考图60和61两种耦合方法，即现在讨论的以并联和串联的方式耦合单个谐振器的方法。

第一、多层电极层16、18、40和压电薄膜14被图案化以形成由第一电极16、18、40的矩形层支撑的单个压电岛14A、14B，该第一电极是图60和61中的第一电极。钝化材料54被选择性地沉积在第一电极的矩形层和各个压电岛14A、14B的周围，并且部分覆盖压电岛14A、14B的表面的边界，压电岛14A、14B是距离复合第一电极最远的。第二电极60被选择性地沉积在钝化材料54和压电岛14A、14B上。再次，第一次沉积粘附金属层16D，并将第二电极材料60选择性地沉积在粘附金属层16D上，或粘附层16D和第二电极60是被连续地沉积和选择性地移除。在第二电极60的边界处沉积一种变硬凸起的金属框架63，这里的金属如钛、铬或钛-钨。通常，凸起的框架63是在将铜籽层沉积在密封环和互连垫板上之前，从作为阻隔层的粘附/阻隔层16U处制造。这凸起的框架63结构是特别有用的复合FBAR，因为它有助于最小化横向波杂散模式，否则不管模式数是多少都会降低设备的Q因子。在这样一个凸起的框架63中，由于由凸起的框架63所产生的谐振器薄膜的活动区域和外部区域之间的新的边界条件，因此只有主横向模式被激活。电极60上凸起的框架63层的额外重量产生了机械阻尼效应，有助于降低并联谐振器的频率响应和串联谐振腔体的频率响应vs，从而改善滤波器的整体性能。凸起的框架63通常与粘附层16U一起沉积，以协助附接层75。

相邻压电薄膜14A、14B的耦合布置和图60中所示的第二电极示出了如何将谐振器并联耦合，以及如何进行图61中的耦合布置、示出了如何串联地耦合相邻谐振器。应当理解，图60和61中所示的布置的组合便于形成如图6中的那些和上文讨论的图13、15和17中的那些串联和并联谐振器阵列。

封装

为了封装滤波器阵列，需要相应的盖子阵列。这个阵列是由晶圆制成的，该晶圆通常是硅或玻璃，晶圆有两个面。为了便于理解，面向薄膜耦合的在下文称为内表面，而在上面具有焊端垫板的在下文称为外表面。

外表面上的焊端垫板通过金属通孔电连接到盖子的内表面上的捕获垫板，该垫板由接触叠层(下文描述)电耦合到滤波器阵列的谐振器叠层的第二电极和第一电极上。

组装时，盖子阵列中的盖子通过密封环阵列中的密封环与滤波器阵列中的滤波器机械耦合，每个密封环围绕一个滤波器。这种密封环阵列可以部分地在滤波器阵列上制造，部分地在盖子阵列的内表面上制造。然后将密封环阵列的两个部分连接在一起，将每个滤波器的上部封装一个密封环和盖子，从而在滤波器阵列和盖子阵列之间形成一个腔体阵列；每个滤波器具有一个腔体、一个盖子和一个密封环。

制造盖子阵列

图63示出了一组盖子175，在外表面上具有接触部172，外部表面通过穿过盖子175的填充孔139耦合，并且耦合到键合金属捕获垫板174A、174B，以耦合到盖子175的内表面从而耦合到第一电极40和第二电极60。键合金属捕获垫板174通常包括金或金合金，并通过粘附金属16E(如钛、铬或钛-钨)接触部耦合到盖子的内表面。

如果盖子175是由诸如硅晶圆的半导体材料中制造，以隔离捕获垫174A、174B，则在盖子175的两侧沉积诸如氮化硅或二氧化硅之类的绝缘涂层135，并且在用导电材料填充通孔之前也沿着该通孔的表面沉积绝缘涂层135。

如果盖子175是由非导电材料如玻璃制成的，则不需要绝缘涂层135。在密封环接触垫板66的对面，提供了键合垫板174C。为了使盖子175与第二电极60间有足够的距离以使电极压电谐振器进行谐振，在盖子175下面需要上腔体。

为了形成该上腔体，密封环180从键合层174C延伸到第二键合层75。类似地，接触延伸叠层182、184从键合垫板174A和174B延伸到第二粘接层。下面详细描述了密封环180的制造方法，但在这一阶段，应注意到它可以从过滤器阵列处朝向盖子建立并通过键合垫板174附接到盖子上面。

然而，如图64所示，或者，密封环180和接触部叠层182、184可从盖子175阵列的内表面向下建立，并以键合层75C、75A、75B终止，用于分别地耦合到接触密封环65上的键合层75和附接在滤波器阵列周围的接触垫板66以及第二电极和第一电极。

在图63所示和图64所示的两个变化中，这两个相同的键合层的键合是通过在150℃至300℃的温度范围内、在50MPa至100MPa的压力范围内、在真空条件下将通常为金的键合层材料再流焊而进行的。

由于滤波器阵列包括支撑膜和难以制造尺寸精确的单晶薄膜、以及钝化层和电极，因此最好在盖子175上制造密封环180，并将具有密封环180的盖子175和接触叠层180、182、184附接到图55所示的结构上或者附接到图59所示的结构，同时下腔体已经形成并密封。

硅盖

适当的加工工序取决于所使用的材料，和在图65和66中，给出了用硅晶圆175制造盖子的一种加工方法的流程图，以及在盖子内表面上制造密封环和用于附接到图56或59中的结构的接触叠层的方法。

因此，参考图65，一种用硅晶圆175制造盖子E1和用金制造附接的密封环E2的方法，密封环E2分别附接到接触密封环65和附接在滤波器阵列周围的接触垫板66(D2)，以及第二电极60和第一电极18中的一层，包括以下阶段：

(a)获得具有内表面和外表面的硅晶圆175——参见图66。

在外表面处加工

(b)用BOSCH工艺通过深度反应离子蚀刻法(DRIE)从晶圆175外表面钻取盲孔——参见图67。

(c)将绝缘氮化硅或二氧化硅衬垫层135沉积到盲孔138中和硅盖17的外表面上-参见图68。典型的衬垫层135的厚度约为1μm，并且是由LPCVD沉积而成。在选择二氧化硅的情况下，它可以交替地进行热生长。

(d)沉积(例如通过溅射)导电籽层16E，如钛铜在绝缘衬垫上的外表面，并进入盲孔。

(e)电镀一种金属例如铜以形成图案，用于填充盲孔，并在填充的孔洞周围和上面的外表面产生铜焊端垫板176。

这可通过以下方式实现：

o放置一层光刻胶190，并使用它进行外部垫板的图案化(图70)；

o将焊端垫板176电镀到光刻胶190——图71。垫板176通常是铜的；

o移除光刻胶190——图72，并移除籽层留下垫板——图73。

或者：

·焊端垫板材料176(通常是铜)的连续层被沉积在籽层16E上——图74；

·然后，将焊端垫板材料176与底层籽层16E一起选择性地移除，以离开图75所示的垫板176。

(f)然后在焊端垫板176上沉积金属饰面172，例如金、化镍浸金和化镍钯浸金——图76。

内表面加工

(g)硅晶圆175的内表面被磨至金属填充的盲孔末端的25微米以内-图77。

(h)然后，利用等离子体进一步削薄，以移除另外25-30微米的硅，从而在不损坏氮化硅或二氧化硅134衬垫或铜175的情况下，暴露出作为衬垫的填充的盲孔端约5微米-图78。

(i)将氮化硅或二氧化硅135的一层沉积在内表面上和孔中暴露的氮化硅涂层端上——图79。

(j)下侧通过化学机械抛光(CMP)以移除暴露出的孔的由氮化硅或二氧化硅134涂覆的端部，从而将铜175暴露在盲孔中，其中氮化硅或二氧化硅135层保留在硅盖的第一表面上——图80。

(K)选择性地沉积粘附层16F(通常为钛、铬和钛-钨)——图81，可在晶圆175的底部上连续沉积到SiN或SiO₂ 135涂层上，或选择性地使用模板沉积。

(l)在盖子175的内表面上沉积金籽层——图82。

延长密封环

(m)将光刻胶190图案化并具有密封环和接触叠层的图案——图83。

(n)用密封环180和接触叠层182、184的填充图案——图84。

(o)剥离光刻胶190——图85。

(p)蚀刻掉籽层174并活化金捕获垫和密封环的暴露表面上的键合层76——图86。

现在给出了两种不同的填充模式以延长密封环的方法。在第一个工艺中，该图案通过电镀被填充。例如，金-锡可能被电镀到图案中，形成一个金的或金-锡的密封环180和接触叠层182、184。在第二种工艺中，图案化光刻胶通过丝网印刷纳米金颗粒和有机粘结剂以糊状物形式填充，然后在约200℃烧结该糊状物。

玻璃盖子

或者，盖子阵列可以由玻璃制成。参考图87，一种制造带有附加密封环的275玻璃盖子阵列的方法包括以下工艺步骤：

制造盖子(El)：

(i)获得具有内表面和外表面的玻璃晶圆275——参见图88。

(ii)制造通孔238——图89。二氧化碳激光可用于从玻璃晶圆的两面进行激光钻孔，使其在中间相遇。

(iii)籽层274被溅射到洞和两表面上——图90。可使用由钛和铜组成的双籽层，钛很好地粘附在玻璃275上，而铜辅助后续的铜电沉积276。Ti/Cu可以在不同的层中沉积，钛随后是铜，或者通过首先沉积钛和逐渐添加更多的铜来实现从钛到铜的逐渐转变。

(iv)在玻璃晶圆的两面上沉积了光刻胶290层——图91。

(v)沉积通孔相对的内接触垫板276的阵列，并且密封环277阵列与密封环接触垫板66排成一行，得到图92所示的结构。

制造密封环和叠层(E2)

(vi)密封环和接触部通过在盖阵列的内表面上沉积和图案化一层较厚的光刻胶292而延长——图93。

(vii)光刻胶292随后被填充了一个密封环280阵列和接触叠层282、284——图94。

(viii)光刻胶随后被剥离——图95。

完成焊端垫板

(ix)从盖子阵列275两个表面移除籽层274——图96。

(x)在外表面上的焊端垫板上沉积了一层耐失色面276——图97。例如，这可以从金、化镍浸金和化镍钯浸金的组合中选择。

现在给出了两种不同的填充工艺来延长密封环。在第一种工艺中，该图案被电镀填充。例如，可将金-锡电镀到图案中，以制造一个金-锡的密封环180和接触层182、184。在第二种工艺中，图案化的光刻胶通过丝网印刷纳米金颗粒和有机粘结剂以糊状物形式填充，然后在约200℃烧结该糊状物。

将滤波器阵列附接到盖子阵列

参考图1块F，不论密封环180和接触部叠层182的阵列是否从滤波器阵列(如图63所示，使用块D3中描述的工艺)上制成的，还是从盖子阵列(如图64所示，使用块E2描述的工艺)下制成的，以及这些步骤是否在图1块G中的部分或全部步骤(即削薄盖33和形成通孔62(图1块G1)，通过将由块A-E(包括G或不包括G)制造的滤波器阵列对齐到由图1块E1描述和图63示出的工艺制造的盖子阵列或对齐到由图1块E1+E2描述和图64示出的工艺制造的具有密封环的盖子阵列，从而将盖子175阵列键合到FBAR滤波器阵列。

因此，参考流程图98，这两个对准的部件接触F(i)并且在真空和温度范围为150℃至300℃、压力为50MPa至l00MPa，通过将键合层75或174再流焊键合在一起(F(ii)，形成图11、55-59或12中所示的结构阵列。如果滤波器阵列结构如图11、55-58中所示的，则然后执行图54给出的工艺G的步骤。一旦所有这些步骤完成后，盖滤波器阵列结构可以使用已知的切割轮或激光切割进行切割(图1步骤H)。

因此，本发明示出并描述了具有改进的腔体限定的单晶复合FBAR。

如上文所述，这种FBAR谐振器的一个主要用途是在移动电话的滤波器中，但是，它也可以用于其他电子设备。

单晶FBAR谐振器和滤波器具有以下优点：

·因为单晶取向使得激发声波的极化成为可能，因此这种滤波器可以节省多达一半的RF功率，而在现有技术滤波器中这部分功率作为热量被浪费掉。

·这里公开的滤波器可以在更高的频率上工作，因为对于高频所必需的超薄压电薄膜的厚度是可以由附加的支撑薄膜(复合FBAR)所支撑的。

·具有包括一个支撑薄膜的复合电极和结构，这种滤波器可能具有二次或更高的谐波模式频率，可以扩展FBAR的工作频率范围。这一特性对于5G和其他正在出现的高频段应用可能是很重要的。

·由于CMOS器件工艺与所述公开的滤波工艺兼容，因此可以通过利用Smart-

SOI器件层作为此类晶体管的衬底，将这些器件与滤波器芯片集成在一起。这些器件还可以使用所公开的沟槽隔离特性来提高功率性能。

·这里披露的一些单晶FBAR使用了众所周知的MEMS和LED FAB制造工艺，而不是专用和昂贵的Si FABs。这可以简化和减少制造滤波器设备的投资和总成本。

·本文公开的单晶FBAR制造工艺采用了成本低、后端工艺完善的工艺，并可通过多个晶圆撞击和组装厂获得高产量。

尽管上文提到了通信滤波器，但应当理解，基于厚度剪切的复合FBAR和表面生成的基于声波的复合FBAR也能在其他应用中得到了应用。例如，它们在生物传感器中得到了广泛的应用，因为它们为检测液体中的生物分子提供了很高的灵敏度。

因此，本领域的技术人员将认识到，本发明不限于上文特别示出和描述的内容。相反，本发明的范围是由所附的权利要求限定的，包括上述各种特征的组合和子组合以及其中的变化和修改，这些变化和修改是本技术领域技术人员阅读上述描述后能够想到的。

在权利要求中，“包括”一词，其变化的说法如“由···组成”、“包含”等，都表明所列组件包括在内，但一般不排除其他组件。

Claims

1.一种制造包括一谐振器阵列的FBAR滤波器装置的方法，每个谐振器包括夹在第一和第二电极之间的单晶压电薄膜，其中第一电极由空气腔体上的支撑薄膜支撑，所述空气腔体被嵌入硅盖上的二氧化硅层中，具有穿过所述硅盖并进入空气腔体中的硅通孔，在二氧化硅层中的所述空气腔体的侧壁被能抵抗二氧化硅蚀刻剂的边界沟槽所限定，所述方法包括以下阶段：

C.通过将所述两个键合层键合在一起以将所述支撑薄膜键合到所述压电层，以使所述第一电极夹在所述压电层与所述支撑薄膜之间；

D.对耦合到所述压电层侧的支撑薄膜上的压电层进行加工，包括通过移除载体衬底、通过将压电层修整成压电薄膜、第一电极和暴露开的支撑薄膜表面、和将所述压电薄膜用钝化材料包围并用第二电极涂覆、以及建立密封环基底部件和接触叠层；

E.外表面上以及内表面的密封环和接触叠层的上部上制造具有外部焊端的盖子阵列，使所述外部焊端通过填充通孔耦合到接触叠层，并制造密封环的上部和接触叠层以便通过键合层耦合到接触叠层的上部；

F.通过将所述密封环的基底部分和接触叠层耦合到所述密封环的上部部分和具有键合层的接触叠层，将所述滤波器阵列附接到所述盖子阵列上；

G.将硅盖削薄，并钻取穿过所述硅盖至所述二氧化硅层的孔，蚀刻掉二氧化硅和蚀刻掉支撑薄膜的至少一部分，并将蚀刻孔密封；

H.将所述阵列切割成单独的滤波器。

2.权利要求1所述的方法，其中阶段B是阶段A之前执行的。

3.根据权利要求1所述的方法，其中阶段G的工艺步骤中的至少一些是在阶段D之前执行的。

4.根据权利要求1所述的方法，其中阶段G的工艺步骤中的至少一些是在阶段F之前执行的。

5.根据权利要求1所述的方法，其中阶段E的工艺步骤中的至少一些是在阶段A到D之前执行的。

6.根据权利要求1所述方法，其中阶段A包括以下步骤：

·取得通过二氧化硅层附接在硅盖上的支撑薄膜；

·形成穿过所述支撑薄膜、二氧化硅层并进入硅盖的沟槽；

·在所述薄膜表面沉积氮化硅涂层，并将所述氮化硅涂层沉积到沟槽中，填充所述沟槽；

·在由所述氮化硅涂覆的薄膜表面和涂覆的沟槽上沉积多晶硅以填充沟槽，然后从表面移除多晶硅，从而使所述氮化硅涂层暴露在所述薄膜表面上；

·将所述氮化硅涂层移除以暴露所述薄膜表面，以及

7.根据权利要求1所述方法，其中通过阶段A中的二氧化硅层附接到硅盖的所述支撑薄膜包括单晶硅，单晶硅取向为<110>、<111>或<100>中的一个，所述支撑薄膜是一块由单晶硅切割而成的晶圆，随后被削薄或磨薄。

8.根据权利要求1所述方法，其中通过二氧化硅层附接在硅盖上的所述支撑薄膜包括：单晶铌酸锂或单晶钽酸锂，通过包括以下步骤的工艺获得：

·用氢或氦离子轰击单晶半导体晶圆，得到小于1.5微米的深度，以产生弱耦合到单晶半导体晶圆的薄膜；

·将具有弱耦合薄膜的所述晶圆的一侧通过二氧化硅层附接在硅盖上，所述二氧化硅层之形成方法为热生长或再沉积在硅盖上和/或是沉积于在单晶半导体晶圆的弱耦合薄膜上

·将所述单晶半导体晶圆暴露在高温下从而使将所述薄膜固定在单晶半导体晶圆上的键断裂，并通过所述二氧化硅层使单晶支撑薄膜耦合到所述硅盖上，并且

·抛光以移除损伤，如有必要则进行退火处理，以引起原子重排。

9.根据权利要求1所述的方法，其中通过使用BOSCH工艺的深度反应离子蚀刻(DRIE)技术来制造穿过所述薄膜、二氧化硅层并进入硅盖的屏障，以SiN作为所述沟槽的衬垫并且用包含SiN或多晶硅组成的填充物填充所述沟槽。

10.根据权利要求1所述的方法，其中从包括钛、铬、鉬和钛-钨的组合中选择步骤A的所述第一粘附层，从包括钨、钛-钨、钼、铝和金的组合中选择的第一电极的第一部分，并通过溅射等物理气相沉积方法沉积第一粘附层和所述第一电极的第一部分。

11.根据权利要求1所述的方法，其中步骤A的所述第一粘附层包括钛或铬或鉬或钛-钨，所述第一电极的第一部分的外层是通过物理气相沉积的厚度范围为10至25纳米的薄金层。

12.根据权利要求1所述的方法，其中步骤B包括将压电层沉积到释放层上，所述释放层上是耦合到载体衬底的，其中通过溅射或分子束外延(MBE)技术将压电层沉积到至多1.5微米的厚度，并且所述压电层从以下组合众选择，包括：

·在＜111＞取向的BaxSr(1-x)TiO3，其中x＜0.5；

·在C轴取向的AlN；

·在C轴取向的Al_xGa_(1-x)N，其中x>0.85；

·在C轴取向的Sc_xAl_(1-x)N，其中0.05<x<0.35。

13.根据权利要求1所述的方法，其中步骤B包括沉积通过释放层耦合到可拆卸载体衬底上的压电层，其中所述压电层包括厚度可达1.5微米的单晶铌酸锂或单晶钽酸锂的层，所述压电层是通过以下工艺获得，包括：

·用氢或氦离子轰击压电的单晶半导体晶圆的一个面，得到小于1.5微米的深度，以产生弱耦合到单晶半导体晶圆的面上的薄膜；

·通过表面活化晶圆键合工艺或通过将预先沉积在弱耦合薄膜上的二氧化硅层经由高温扩散融合，将弱耦合薄膜的外表面附接到所述释放层，所述释放层是耦合到所述载体衬底上的；

·将所述单晶半导体晶圆暴露在高温下，从而使将压电层保持在单晶半导体晶圆上的键断裂，导致压电层离开所述压电层而耦合到所述释放层，且所述释放层耦合到所述载体衬底；

·抛光以移除压电层的损伤，如有必要则进行退火处理，以引起原子重排。

14.根据权利要求1所述的方法，其中步骤B至少具有下列限制之一：

·可拆载体衬底包括蓝宝石；

·释放层包括GaN；

·可拆载体衬底和释放层为c轴<0001>，最大公差为±0.5度。

15.根据权利要求1所述的方法，其中在阶段C中，所述第一电极包括附着在所述支撑薄膜上的第一粘附层、附接到第二和第三涂层的第二粘附层和用于将第三涂层附着到压电层的第三粘附层；其中，所述粘附层是从钛、铬、鉬和钛-钨的组合中选择的，所述第一和第二涂层中的一层是从钨、钛-钨、钼和铝的组合中选择的以及所述第一和第二涂层中的另一层是一层厚度在20至1纳米之间的金键合层，第一电极的所有层都是通过物理气相沉积的。

16.根据权利要求1所述的方法，其中在阶段C中，通过表面活化键合工艺将所述第一电极的第一和第二部分结合在一起，至少具有下列限制之一：

·所述工艺是在钨、钼、铝和钛-钨的组合中选择的两种完全相同的材料之间进行的；

·所述工艺是在平均表面粗糙度小于1纳米的两种金属之间进行的，同时用CMP对表面进行预抛光或不抛光；

·所述工艺是通过等离子体对待结合表面进行预活化，等离子体气体是从氩和氮的组合中选择；

·所述工艺在真空下进行；

·所述工艺在5MPa至50MPa的压力范围内进行；

·所述工艺在温度从室温到低于300摄氏度的范围内进行的。

17.根据权利要求1所述的方法，其中阶段C包括以下步骤：

·提供一个压电层，所述压电层是通过压电层的第一侧的一个释放层耦合到一个可拆卸衬底上，并且还包括第一电极的第二部分，所述第二部分是通过在压电层的第二侧的第二粘附层附接到压电层；

·将所述第一电极的第一部分键合到所述第一电极的第二部分，以形成将支撑薄膜耦合到压电层的第一电极。

18.根据权利要求1所述的方法，其中阶段D包括以下步骤：

·通过移除可拆载体衬底和释放层，从可拆载体衬底侧进行加工；

·修整压电层并选择性地移除所述压电层、第一电极和支撑薄膜，以制造包括在所述第一电极上的所述压电层的谐振器叠层；

·用钝化材料环绕所述谐振器叠层；

·在所述压电层上沉积第二电极，所述压电层具有在钝化层上的第二电极和第一电极垫板，以及围绕钝化层上每个FBAR滤波器单元的边界的金属密封环的第一部分。

19.根据权利要求18所述的方法，其中在D阶段中移除可拆载体衬底的步骤是通过激光剥离工艺进行的。

20.根据权利要求18所述的方法，其中阶段D中的所述可拆载体衬底包括覆有GaN的蓝宝石晶圆并且激光剥离包括使用248nm准分子方波激光器通过蓝宝石照射GaN。

21.根据权利要求18所述的方法，其中在阶段D中移除所述释放层是

通过暴露于电感耦合等离子体进行。

22.根据权利要求18所述的方法，其中修整所述压电层的工艺包括在所述压电层的表面上施加扫描表面离子铣削工艺。

23.根据权利要求18所述的方法，其中在步骤D中选择性地移除所述压电层、第一电极和支撑薄膜以制造谐振器叠层的工艺包括工艺步骤：施加光刻胶然后暴露于光刻胶中的窗口，和通过所述窗口施加电感耦合等离子体以刻蚀所述压电层、第一电极和支撑薄膜层。

24.根据权利要求18所述的方法，其中从SiO₂、氮化硅、Ta₂O₅、聚酰亚胺和苯并环丁烯(BCB)的组合中选择将相邻谐振器分离的所述钝化材料。

25.根据权利要求18所述的方法，其中在所述压电层上的第二电极、在钝化层上的垫板焊端和在所述FBAR滤波器的边界的金属密封环的第一部分是由从钨、钼、铝和金的组合中选择的一种材料制造的。

26.根据权利要求18所述的方法，其中粘附层是从钛、铬和钛-钨的组合中选择出来的，并使用PVD沉积

ο在所述第二电极沉积之前，以PVD将所述粘附层沉积在所述压电层上；

ο在沉积所述第二电极和第一电极垫板焊端之前以PVD沉积在所述钝化层上

ο在所述FBAR滤波器装置的边界周围沉积金属密封环的第一部分之前，以PVD沉积在所述钝化层上。

27.根据权利要求1所述的方法，其中在阶段E包括：

·制造具有内表面和外表面的盖子阵列，在所述内表面和外表面上具有金属通孔，以将外表面上的焊端垫板电连接到所述盖子阵列的内表面下的捕获垫板，还包括在所述盖子阵列的内表面上制造金属密封环阵列，使得金属密封环与FBAR滤波器阵列中每个滤波器单元边界周围的金属密封环的基底具有相似的形状和尺寸。

28.根据权利要求27所述的方法，其中阶段E中提供一个盖子阵列包括以下步骤：

e.获得具有内表面和外表面的硅晶圆；

f.使用BOSCH工艺通过深度反应离子蚀刻(DRIE)技术钻取盲孔，所述盲孔具有来自外表面的盲端；

g.将硅氮化物或二氧化硅层衬垫沉积到所述盲孔和所述硅盖的外表面上；

h.在氮化硅表面上沉积钛铜籽晶层并进入盲孔；

i.图案电镀铜以填充盲孔，并在填充的盲孔上形成铜焊端垫板；

j.蚀刻掉钛铜籽晶层；

k.在所述焊端垫板上沉积从金、化镍浸金和化镍钯浸金的组合中选择的金属饰面；

l.将所述硅盖的内表面研磨到铜填充的盲孔的盲端的25微米以内；

m.用等离子体削薄硅以移除额外的25-30微米的硅，从而暴露大约5微米的以氮化硅或二氧化硅作为衬垫的铜填充通孔的末端，而不损害氮化硅或二氧化硅衬垫或铜填充物；

n.在所述硅盖内表面沉积氮化硅或二氧化硅，并暴露由氮化硅或二氧化硅涂覆的铜孔；

o.通过化学机械抛光(CMP)移除所述氮化硅或二氧化硅并突出铜，从而将覆盖所述硅盖的内表面的氮化硅或二氧化硅层中铜孔的末端暴露出来；

p.沉积从钛、铬、鉬和钛-钨的组合中选择的粘附层，然后在所述硅盖的内表面上沉积金籽层；

q.通过以下中的一种方式端接所述内表面：

·在金籽层上施加光刻胶和沟槽图案；通过电镀将金或金锡混合填充所述沟槽；剥离所述光刻胶并蚀刻掉所述籽层，从而在金捕获垫板和限定盖内表面每个装置边界的密封环上形成一层金或金锡键合层，和

·施加光刻胶和在捕获垫板和限定每个盖子装置边界的密封环形成图案，并利用有机粘合剂以糊状物的形式将纳米金颗粒进行丝网印刷以填充图案；在200℃烧结所述糊状物，以除去粘合剂并剥离光刻胶。

29.根据权利要求27所述的方法，其中阶段E中提供一个盖子包括以下步骤：

·获得具有内表面和外表面的玻璃；

·通过激光钻孔获得穿过所述玻璃晶圆的通孔；

·溅射一层Ti/Cu籽层进入通孔，以及在所述玻璃晶圆的内外表面上进行溅射；

·在所述玻璃晶圆的内表面和外表面上沉积一层光刻胶，并形成图案，以形成一组为所述盖子阵列中每个滤波器单元限定每个单元边界的密封环，以及形成与每个通孔上的垫板阵列，并在玻璃晶圆的外表面的通孔末端上对列焊端垫板阵列的外形进行图案化；

·通过电镀用铜将图案填充；

·剥去所述光刻胶，和

·用以下方法端接所述盖子：

·从盖子表面蚀刻Ti/Cu籽层，和

·在外表面的焊端垫板上沉积金属饰面，所述金属饰面是从金、化镍浸金和化镍钯浸金的组合中选择的；

·通过在捕获垫板和密封环阵列上涂上较厚的一层光刻胶来加工内表面；通过(i)丝网印刷纳米金颗粒和以糊状物形式存在的有机粘合剂来填充较厚的图案；在200℃烧结所述糊状物后剥离光刻胶，从而形成键合层，或通过(ii)往图案电镀金或金锡混合物并剥离光刻胶。

30.根据权利要求29所述的方法，其中通过从两侧激光钻孔在玻璃晶圆上制造所述通孔。

31.根据权利要求1所述的方法，其中将所述盖子阵列附接到滤波器阵列的步骤F包括：

·在连接到盖的内侧的第二金属密封环阵列中的一个和耦合到盖子内侧的捕获垫板中的至少一个上沉积金属键合层，以及在第一金属密封环和耦合到FBAR滤波器装置的第一和第二电极的垫板沉积金属键合层；

·通过回流焊将盖子阵列中的金属键合层键合到晶圆FBAR滤波器上，使密封环和盖子的内表面在每个滤波器阵列上形成一个限定腔体。

32.根据权利要求31所述的方法，其中将晶圆盖与晶圆FBAR滤波器键合的步骤是通过在150℃至300℃的温度范围内、在50Mpa到100Mpa的压力范围内、在真空下将键合层回流焊而进行的。

33.根据权利要求1所述的方法，其中阶段G包括以下步骤：

·削薄所述硅盖；

·将薄膜中的边界沟槽内的二氧化硅蚀刻掉，在每个谐振器叠层下形成单独的腔体，并且所述边界屏障作为刻蚀停止层。

34.根据权利要求33所述的方法，还包括以下步骤中的至少一个：

ο将穿过通孔和空气腔体的支撑薄膜的厚度修整到零和压电层厚度之间；

ο通过在晶圆盖侧沉积一层多晶硅来堵塞硅孔。

35.根据权利要求33所述的方法，其中钻取穿过盖到达边界沟槽内二氧化硅层的通孔的步骤包括使用BOSCH工艺进行深度反应离子蚀刻(DRIE)。

36.根据权利要求33所述的方法，其中将薄膜中的边界沟槽内的二氧化硅蚀刻掉的方法包括暴露于HF液体或蒸气中。

37.根据权利要求34所述的方法，其中将穿过通孔和空气腔体的所述支撑薄膜的厚度削薄到零和压电层厚度之间的步骤是通过光刻胶掩蔽硅盖表面从而只暴露所述硅通孔来实现的，并且将硅盖和光刻胶暴露于电感耦合或源自由XeF₂和Ar混合气体制成的等离子体的微波中。