CN109033895A - 一种基于改进的dapuf电路的轻量级认证体系 - Google Patents

一种基于改进的dapuf电路的轻量级认证体系 Download PDF

Info

Publication number
CN109033895A
CN109033895A CN201810777295.1A CN201810777295A CN109033895A CN 109033895 A CN109033895 A CN 109033895A CN 201810777295 A CN201810777295 A CN 201810777295A CN 109033895 A CN109033895 A CN 109033895A
Authority
CN
China
Prior art keywords
kernel
fpga
puf
manufacturer
authentication
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810777295.1A
Other languages
English (en)
Other versions
CN109033895B (zh
Inventor
李冰
文静
刘勇
董乾
张�林
沈克强
王刚
赵霞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Southeast University
Original Assignee
Southeast University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Southeast University filed Critical Southeast University
Priority to CN201810777295.1A priority Critical patent/CN109033895B/zh
Publication of CN109033895A publication Critical patent/CN109033895A/zh
Application granted granted Critical
Publication of CN109033895B publication Critical patent/CN109033895B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/76—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in application-specific integrated circuits [ASIC] or field-programmable devices, e.g. field-programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/30—Authentication, i.e. establishing the identity or authorisation of security principals
    • G06F21/44—Program or device authentication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Storage Device Security (AREA)
  • Pinball Game Machines (AREA)

Abstract

本发明公开了一种基于改进的DAPUF电路的轻量级认证体系。该认证体系分为注册阶段和认证阶段。在注册阶段，通过改进的DAPUF为认证的FPGA制造商、系统开发者、IP核制造商和终端使用者四个部分生成稳定的唯一身份识别特征值ID，作为认证参考标准；在认证阶段，各部分之间通过特征值ID进行通讯，将入访者的特征值ID和参考标准ID对比进行初步认证，之后入访者通过嵌入在FPGA器件上的PUF响应控制嵌入在IP核的状态机FSM获得最终的访问权限licenses，实现特定IP和产品在特定FPGA器件上实现的保护。本发明具有资源消耗低、稳定性强、抗攻击性强、安全度高，实现简单和适用范围广等优点。

Description

一种基于改进的DAPUF电路的轻量级认证体系
技术领域
本发明属于信息安全的技术领域，特别涉及了一种基于改进的DAPUF电路的轻量级认证体系。
背景技术
RFID在访问控制和官方文档等安全应用中越来越受欢迎。但是，由于这些设备的高度约束性，建立基于RFID的可靠安全性工程仍然是一个难以实现的问题。基于加密防伪的轻量级协议使设备易受攻击者攻击。因此，使用标准加密函数的多种协议已经被建议被用于RFID，然而这些协议会在实施区域方面造成高昂的成本。
FPGA设计具有上市时间短，成本低和灵活性高的优势。这些使FPGA成为许多应用的流行设计平台，如汽车电子，消费电子和航空航天设备。在基于FPGA的设计平台中，第三方知识产权(IP)由于技术优势(例如IP经过验证的功能，兼容性和性能)以及非技术问题(例如市场，成本和专利执法)备受设计者的欢迎。但是，目前FPGA IPs存在严重的海盗攻击且现有的许可方案不能灵活地对licenses使用权限进行精确地控制。
首先，从攻击的角度来看，盗版攻击如克隆、拷贝、误用和未经授权的非法使用被认为是易受攻击的FPGA最常见的安全漏洞。未配置的FPGA器件是现成的产品，配置比特流可以通过窃听或直接从易失性SRAM FPGA获得，这不仅会降低利润和市场份额，还会导致对品牌声誉的损失甚至导致严重的产品故障和安全隐患。此外，除了高价值的单个FPGA设计，第三方FPGA知识产权(IP)内核也容易受到这些攻击。
其次，从许可的角度来看，确保配置比特流只能在许可的FPGA设备上使用通常是至关重要的。在这种情况下，IP核供应商更愿意通过按设备付费许可销售他们的IP产品，而不是通过允许用户配置任何FPGA设备的前期许可费。为了适应低/中量FPGA应用的IP核业务模式，迫切需要有效的按设备付费设备许可技术。
最后，由于加密防伪认证体系对于资源消耗较大且存在安全限制的问题，本发明设计应运而生。
发明内容
为了解决上述背景技术提出的技术问题，本发明旨在提供一种基于改进的DAPUF电路的轻量级认证体系，弥补现有技术以加密算法为基础资源消耗量大和协议本身存在单一保护的缺陷，实现特定IP和产品在特定FPGA器件上的保护。
为了实现上述技术目的，本发明的技术方案为：
一种基于改进的DAPUF电路的轻量级认证体系，该认证体系包括四个模块：FPGA制造商、系统开发者、IP核制造商和终端使用者，且该认证体系分为两个阶段：注册阶段和认证阶段；在注册阶段，通过改进的DAPUF电路为前述四个模块生成唯一稳定的身份识别特征值ID，作为认证参考标准，在认证阶段，四个模块之间通过身份识别特征值ID进行通讯，将入访者的特征值ID与所述认证参考标准对比进行初步认证，之后入访者通过嵌入在FPGA器件上的PUF响应控制嵌入在IP核的状态机FSM获得最终的访问权限licenses，实现特定IP在特定FPGA器件上实现的保护；所述改进的DAPUF电路包括三个部分：两组由MUX组成的对称延时链路、6个仲裁器和控制逻辑电路，其中一组对称延时链路包含延时链路A和延时链路B，另一组对称延时电路包含延时链路C和延时链路D，这4条延时链路的输出响应两两组合，分别输入6个仲裁器，判断出相应两条延时链路的输出顺序，控制逻辑电路根据6个仲裁器的输出来判断高可靠性PUF响应、可靠性PUF响应和不可靠性响应，当延时链路A与B相隔两个电路输出时，对应的PUF响应为高可靠性PUF响应，当延时链路A与B相隔一个电路输出时，对应的PUF响应为可靠性PUF响应，当延时链路A与B相邻输出时，对应的PUF响应为不可靠性响应，剔除不可靠性响应。
进一步地，在认证阶段，在IP核状态机FSM上增加M层状态机，其中偶数层有m个状态，奇数层有1个状态，M为正奇整数，此时入侵者能成功入侵的可能性为
进一步地，所述仲裁器采用SR锁存器。
进一步地，所述MUX采用FPGA内固有的查找表LUT构成。
进一步地，在认证阶段，IP核制造商对IP核身份特征值进行加密ID{HW-IP}locked，入访者即使是被认证的器件FPGA，也仅能获得相应IP核被加密的身份特征值ID{HW-IP}locked；若终端使用者要使用该IP核，则必须通过向IP核制造商申请licenses权限解密ID{HW-IP}locked，从而获得IP核的使用权限，其中licenses通过PUF响应和IP核状态机FSM共同计算所得。
进一步地，认证阶段包含四种认证机制：单一FPGA器件的认证机制、单一IP核的认证机制、对特定FPGA器件上使用特定IP核的认证机制、对特定产品在特定FPGA器件上使用的认证机制；
所述单一FPGA器件的认证机制，当FPGA制造商制造嵌入DAPUF电路的FPGA时，通过多次输入相同的激励生成特定FPGA的身份特征值ID(PUF)，同时给DAPUF输入不同的激励生成相应的响应，将激励相应对CRPs保存在数据库中作为认证阶段的认证参考标准值，同时公布含PUF的FPGA身份识别ID面向IP核制造商或系统开发者，当系统开发者或IP核制造商购买FPGA时，只需输入相应器件的ID(PUF)便能得到所需的含有PUF的FPGA器件；
所述单一IP核的认证机制，首先，IP核制造商在生成IP核时，生成唯一标识IP核的身份识别ID{HW-IP}和加密的IP核字符串b{HW-IP}locked并保存在数据库中，同时公布ID{HW-IP}，便于消费者购买选型参考；其次，系统开发者需要硬件IP核时，只需向IP核制造商提供所需硬件IP核的特殊标记符ID{HW-IP}，IP核制造商获得来自系统开发者的请求时，在{ID{HW-IP}，b{HW-IP}locked}数据库中根据ID{HW-IP}选出与之对应的b{HW-IP}locked给系统开发者，系统开发者若要使用所需要的IP核时，必须获得对应的licenses去解密b{HW-IP}locked；
所述对特定FPGA器件上使用特定IP核的认证机制，在特定FPGA上使用特定IP核时，系统开发者将{ID{HW-IP}，ID(PUF)}传递给IP核制造商，IP核制造商将FPGA的身份特征值ID(PUF)传递给FPGA制造商获得激励响应对CRPs，IP核制造商将获得的激励响应对CRPs存储在数据库中，同时根据PUF响应和修改的硬件IP核状态机FSM计算出licenses去解密系统开发者端被加密的b{HW-IP}locked；
所述对特定产品在特定FPGA器件上使用的认证机制，当终端使用者需要在FPGA上使用一个被加密的产品时，需要将{ID(product)，ID(PUF)}发送给系统开发者，同时将FPGA的身份特征值ID(PUF)发送给FPGA制造商去获得FPGA器件的激励响应对CRPs并将其保存在数据库中，系统开发者根据存储的PUF响应和产品中修改了的状态机FSM计算被加密产品的licenses，用于解锁被加密的产品ID(Product)locked。
采用上述技术方案带来的有益效果：
(1)相较于利用纠错算法、模糊提取算法等对注册阶段PUF响应易受环境影响缺点的改进，本发明仅仅添加仲裁器进行可靠性响应的筛选，大大减少了系统的资源消耗率，降低了成本，使得该认证体系能被普遍使用；
(2)本发明所提出基于DAPUF的轻量级认证体系，实现简单，抗攻击性强，防止未授权的非法入侵者的访问；
(3)本发明完全依靠与制造工艺所带来的物理延时特性，产生的随机数具有不可克隆性，安全度高；
(4)本发明利用在原有IP核状态机的基础上扩展状态层增加入侵者访问IP核初始状态的难度，有效的隔离分发访问者；
(5)本发明对于认证阶段进行了双层的保护，初步保护是根据PUF响应判断FPGA器件是否被允许，之后根据PUF形影和IP核状态机FSM状态计算使用者权限licenses对器件和IP核进行双层保护。
附图说明
图1是现有的DAPUF电路示意图；
图2是本发明的改进的DAPUF示意图；
图3(a)-3(d)是本发明的硬件IP核约束协议示意图；
图4是本发明认证协议中状态机FSM的约束结构图；
图5是本发明认证协议FSM状态机加密机制和获得license解锁示意图；
图6是本发明认证协议的整体应用图。
具体实施方式
以下将结合附图，对本发明的技术方案进行详细说明。
如图1所示现有技术中的DAPUF电路示意图，通过在MUX端提供统一的上升沿信号，两组由MUX组成的对称延时链路经仲裁器进行交叉仲裁后异或输出响应respond，延时链路输入端为作用在每个MUX上的激励信号C1,C2…Cn，Cn信号仅仅随机取值0或者1。通过作用在每一个MUX上的激励信号Cn对信号链路进行选择，当信号Cn为1时选择上链路，当Cn为0时信号选择下链路进行传输。输入一组n比特的激励信号C1,C2…Cn对DAPUF进行操作通过仲裁器对两条链路信号进行对比输出，当上链路提前到达时输出为1，当下链路到达时输出为0[此作用参考D触发器功能]。该电路通过激励信号C控制上升沿信号在不同链路传输，根据器件固有的延迟属性固定输出响应respond作为与激励一一对应的特征值ID。其中DAPUF的延时链路是由相同MUX经首尾相连构成，其原理是依据器件在制造工艺过程中的微小的差异导致器件的延时特性，此特性是随机的不受人为控制的具有不可克隆性和难以预测的。
由于PUF会受环境影响导致相同激励信号作用在相同DAPUF上产生不一样的PUF响应respond，这种随环境改变的不可靠性响应无法用来做注册阶段的稳定身份特征值ID，需要对错误响应进行纠错或者模糊提取正确的响应，但是模糊提取算法和纠错算法的使用都会使得认证体系的资源消耗量显著增加同时提高成本。
图2是本发明的改进的DAPUF示意图。由于基于原有DAPUF所产生用来做注册阶段身份识别特征值存在不稳定性，本发明进行相应的修改，其工作原理如下：
本发明的思想是在对DAPUF响应的分析基础上提出，大量文献和实验结果表明DAPUF响应的可靠性随着延迟时间的增大有显著提高，换而言之，DAPUF的延迟时间越大产生的响应越可靠。由于仲裁器中没有计时器，本发明在DAPUF的基础上另外添加4个仲裁器对由MUX首尾相连构成的4个延时链路A、B、C、D两两进行仲裁输出，通过判断4组延时链路的输出顺序比拟为延迟间隔，通过输出顺寻判断其PUF响应是否是可靠性输出，同时筛选出不符合要求的PUF响应进行淘汰，保留可靠性的PUF响应保留在数据库中作为注册阶段可靠性的身份参考特征值ID。控制逻辑单元Control Logic对6个仲裁器处理的电路输出进行排序并选择延迟时间较大的信号进行输出，此输出信号作为该认证体系中各模块的身份特征值ID。如图2中控制逻辑电路中AB作为输出被分为两种状态，AB为“1”的可靠性分布和AB为“0”的可靠性分布，其中AB为“0”表示B链路先于A电路，AB为“1”表示A电路先于B电路。通过统计分析，有改进的DAPUF可靠性输出状态如表1所示，当AB相隔两个电路输出时为高可靠性输出，当AB相隔一个电路输出时为可靠性输出，当AB相邻时电路输出为不可靠性输出。
表1
如图3(a)-3(d)所示，是本发明的硬件IP核约束协议示意图。图3(a)展示了单一FPGA器件的认证机制。图3(b)展示了单一IP核的认证机制。图3(c)对特定FPGA器件上使用特定IP核的认证机制。图3(d)对特定产品在特定FPGA器件上使用的认证机制。具体认证协议中各部分环节的工作原理为：
单一FPGA器件的认证机制，当FPGA制造商制造嵌入DAPUF的FPGA时，通过多次输入相同的激励生成特定FPGA的身份特征值ID(PUF)，同时给DAPUF输入不同的激励生成相应的响应将这些激励相应对CRPs保存在数据库中作为认证阶段的注册参考标准值，同时公布含PUF的FPGA身份识别ID面向核制造商或者系统开发者，当系统开发者SD或者核制造者CV需要购买FPGA时只需要输入相应器件的ID(PUF)便可以得到所需的含有PUF的FPGA器件用于硬件IP核的设计或者系统开发。
单一IP核的认证机制，首先，IP核制造商在生成IP核时生成唯一标识IP核的身份识别ID{HW-IP}和加密了的IP核字符串b{HW-IP}locked并保存在数据库中，同时公布ID{HW-IP}，便于消费者购买选型参考。其次系统开发者需要硬件IP核时只需要向核制造商提供所需硬件IP核的特殊标记符ID{HW-IP}核制造商，核制造商获得来自系统开发者的请求时在{ID{HW-IP}，b{HW-IP}locked}数据库中根据ID{HW-IP}选出与之对应的b{HW-IP}locked给系统开发者，系统开发者如果要使用所需要的IP核时必须获得对应的licenses去解密b{HW-IP}locked。
对特定FPGA器件上使用特定IP核的认证机制，在特定FPGA上使用特定IP核时，系统开发者SD需要去解密被加密的b{HW-IP}locked，首先系统开发者将{ID{HW-IP}，ID(PUF)}传递给IP核开发者CV，核开发者需要将FPGA的身份特征值ID(PUF)传递给FPGA制造商获得激励响应对CRPs，核开发者将获得的激励响应对存储在数据库中同时根据PUF响应和修改的硬件IP核状态机FSM计算出licenses去解密系统开发者端被机密的IP核b{HW-IP}locked。
当终端使用者需要在FPGA上使用一个被加密的产品时，需要将{ID(product)，ID(PUF)}发送给系统开发者同时将FPGA的身份特征值ID(PUF)发送给FPGA制造商去获得FPGA器件的激励响应对并将其保存在数据库中，系统开发者根据存储的PUF响应和产品中修改了的状态机FSM计算开启被加密产品的licenses解锁被加密的产品ID(Product)locked为终端使用者使用。
图4展示了本发明认证协议中状态机FSM的约束结构。原有的FSM控制PUF电路是利用不同响应对应不同状态进行状态机的切换工作，本发明通过在原有IP核状态机的基础上扩张状态机FSM的状态层，即图中附加状态机FSM状态，从而增加非法入侵者进入解锁状态的复杂度。本发明假设增加M层状态机，其中偶数层有m个状态，奇数层有1个状态，此时入侵者能成功入侵的可能性为其中M为正奇整数。此结构通过增加状态层使得外部入侵者即使复制PUF也不能顺利进入IP核的初始状态完成对IP核的访问和使用，相比于破性为m的原有FSM-PUF结构，被攻破的可能性大大减少，增强了IP核的抗攻击性，使得攻击者很难进入状态机正确的初始状态进行正常的运行。
图5是本发明认证协议FSM状态机加密机制和获得license解锁示意图。该结构利用DAPUF电路生成该认证系统中各模块的身份特征值ID即PUF电路生成的响应(指图2改正后电路生成的可靠性输出)控制状态机进入不同的中转状态增加入侵者进出初始状态的可能，当入访者产生的PUF响应与状态机注册的状态形同时则可以正常进入状态机的初始状态进行license权限获取步骤，否则会被锁死在中转状态无法进行下步操作。本专利通过举例说明M＝2的附加状态机FSM结构，其具体工作过程如图5所示。在注册阶段人为规定能正确进入状态的正确路径为图中虚线部分，当通过改进的电路生成的PUF响应respond为0100时，发现响应字符串前两位01所指示的路线和注册阶段的正确路径相同，则成功进入中转状态S7，否则将被锁死在S6,S7和S9状态，无法进行下步操作。当正确进入中转状态后需要用户进行license权限码的验证，当用户输入的license权限码和PUF响应字符串的后两位异或后所指示的路径与注册阶段的状态相同时则表示该用户获得合法权限，否则表示该用户无合法权限被限制在S_1状态。这种通过激励响应的前两位bits与扩展的FSM状态路径相匹配，选择通过扩展FSM的第一道访问权限。通过用户使用权限Licensece与PUF响应的后两位异或后的结果是否与注册阶段正确的路径一致进行第二道访问权限的保护实现了该认证体系中各模块的双重保护，可以被广泛使用。
图6是本发明认证协议的整体应用图，分别从芯片认证的四大环节FPGA制造商、系统开发者、IP核制造商和终端使用者为分析对象，通过在认证电路改进的基础上为四个部分生成稳定的唯一身份识别特征值ID，作为认证参考标准；在认证阶段，各部分之间通过特征值ID进行通讯，将入访者的特征值ID和参考标准ID对比进行初步认证，之后入访者通过嵌入在FPGA器件上的PUF响应控制嵌入在IP核的状态机FSM获得最终的访问权限licenses，实现特定IP和产品在特定FPGA器件上实现的保护。具体认证步骤如图6所示，FPGA制造商在FPGA器件的基础上搭建本文提出的改进的DAPUF电路，通过输入响应的激励得到不同程度的响应，收集激励响应对CRPS并将FPGA的身份id发送给系统开发者和IP核开发者，便于系统开发者和核开发者根据自己需求通过身份id选定不同的FPGA器件。系统开发者通过获取的IP核在FPGA的平台上开发用户使用的产品并发布产品ID供终端使用者购买使用。IP核开发者开发硬件IP核并对每一种IP核进行身份ID{HW-IP}的标注供应系统系统开发者或者终端使用者购买应用。终端使用者需要在FPGA上使用IP核设计的系统应用产品则必须获得该产品和FPGA的使用权限license,具体操作为终端使用者将所需要的产品ID和FPGA的ID发送给系统开发者，当能获得正确匹配产品与FPGA时则需要获得产品使用权限license，当获取正确license时也可以拥有产品合法的使用权。同理，终端使用者将所需要的的IP核和FPGA的身份ID发送给核制造商和FPGA制造商，当获取正确匹配的IP核和FPGA使用权限license便获得了IP核使用的合法权限。根据上述过程我们可以对器件和IP核进行双重保护，且同时可以保护两方面且更多环节的认证保护。
综上，本发明所提出的基于改进DAPUF的轻量级认证体系，通过改进的DAPUF产生用于认证注册阶段的可靠性的身份特征值ID，防止身份认证值因环境改变造成误差而导致非法入侵者访问的缺点。同时，本文在IP核中加入扩展的状态机FSM利用FPGA中的PUF响应控制IP核状态机实现特定FPGA器件上特定IP核使用的认证保护改机制该原理也可以保护特定产品在特定FPGA上的使用。该机制抗攻击性强，安全度高，资源消耗低实现简单，可被广泛应用在知识产权合法保护方面。
实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (6)

1.一种基于改进的DAPUF电路的轻量级认证体系，其特征在于：该认证体系包括四个模块：FPGA制造商、系统开发者、IP核制造商和终端使用者，且该认证体系分为两个阶段：注册阶段和认证阶段；在注册阶段，通过改进的DAPUF电路为前述四个模块生成唯一稳定的身份识别特征值ID，作为认证参考标准，在认证阶段，四个模块之间通过身份识别特征值ID进行通讯，将入访者的特征值ID与所述认证参考标准对比进行初步认证，之后入访者通过嵌入在FPGA器件上的PUF响应控制嵌入在IP核的状态机FSM获得最终的访问权限licenses，实现特定IP在特定FPGA器件上实现的保护；所述改进的DAPUF电路包括三个部分：两组由MUX组成的对称延时链路、6个仲裁器和控制逻辑电路，其中一组对称延时链路包含延时链路A和延时链路B，另一组对称延时电路包含延时链路C和延时链路D，这4条延时链路的输出响应两两组合，分别输入6个仲裁器，判断出相应两条延时链路的输出顺序，控制逻辑电路根据6个仲裁器的输出来判断高可靠性PUF响应、可靠性PUF响应和不可靠性响应，当延时链路A与B相隔两个电路输出时，对应的PUF响应为高可靠性PUF响应，当延时链路A与B相隔一个电路输出时，对应的PUF响应为可靠性PUF响应，当延时链路A与B相邻输出时，对应的PUF响应为不可靠性响应，剔除不可靠性响应。
2.根据权利要求1所述基于改进的DAPUF电路的轻量级认证体系，其特征在于：在认证阶段，在IP核状态机FSM上增加M层状态机，其中偶数层有m个状态，奇数层有1个状态，M为正奇整数，此时入侵者能成功入侵的可能性为
3.根据权利要求1所述基于改进的DAPUF电路的轻量级认证体系，其特征在于，所述仲裁器采用SR锁存器。
4.根据权利要求1所述基于改进的DAPUF电路的轻量级认证体系，其特征在于，所述MUX采用FPGA内固有的查找表LUT构成。
5.根据权利要求1-4中任意一项所述基于改进的DAPUF电路的轻量级认证体系，其特征在于：在认证阶段，IP核制造商对IP核身份特征值进行加密ID{HW-IP}locked，入访者即使是被认证的器件FPGA，也仅能获得相应IP核被加密的身份特征值ID{HW-IP}locked；若终端使用者要使用该IP核，则必须通过向IP核制造商申请licenses权限解密ID{HW-IP}locked，从而获得IP核的使用权限，其中licenses通过PUF响应和IP核状态机FSM共同计算所得。
6.根据权利要求5所述基于改进的DAPUF电路的轻量级认证体系，其特征在于，认证阶段包含四种认证机制：单一FPGA器件的认证机制、单一IP核的认证机制、对特定FPGA器件上使用特定IP核的认证机制、对特定产品在特定FPGA器件上使用的认证机制；
所述单一FPGA器件的认证机制，当FPGA制造商制造嵌入DAPUF电路的FPGA时，通过多次输入相同的激励生成特定FPGA的身份特征值ID(PUF)，同时给DAPUF输入不同的激励生成相应的响应，将激励相应对CRPs保存在数据库中作为认证阶段的认证参考标准值，同时公布含PUF的FPGA身份识别ID面向IP核制造商或系统开发者，当系统开发者或IP核制造商购买FPGA时，只需输入相应器件的ID(PUF)便能得到所需的含有PUF的FPGA器件；
所述单一IP核的认证机制，首先，IP核制造商在生成IP核时，生成唯一标识IP核的身份识别ID{HW-IP}和加密的IP核字符串b{HW-IP}locked并保存在数据库中，同时公布ID{HW-IP}，便于消费者购买选型参考；其次，系统开发者需要硬件IP核时，只需向IP核制造商提供所需硬件IP核的特殊标记符ID{HW-IP}，IP核制造商获得来自系统开发者的请求时，在{ID{HW-IP}，b{HW-IP}locked}数据库中根据ID{HW-IP}选出与之对应的b{HW-IP}locked给系统开发者，系统开发者若要使用所需要的IP核时，必须获得对应的licenses去解密b{HW-IP}locked；
所述对特定FPGA器件上使用特定IP核的认证机制，在特定FPGA上使用特定IP核时，系统开发者将{ID{HW-IP}，ID(PUF)}传递给IP核制造商，IP核制造商将FPGA的身份特征值ID(PUF)传递给FPGA制造商获得激励响应对CRPs，IP核制造商将获得的激励响应对CRPs存储在数据库中，同时根据PUF响应和修改的硬件IP核状态机FSM计算出licenses去解密系统开发者端被加密的b{HW-IP}locked；
所述对特定产品在特定FPGA器件上使用的认证机制，当终端使用者需要在FPGA上使用一个被加密的产品时，需要将{ID(product)，ID(PUF)}发送给系统开发者，同时将FPGA的身份特征值ID(PUF)发送给FPGA制造商去获得FPGA器件的激励响应对CRPs并将其保存在数据库中，系统开发者根据存储的PUF响应和产品中修改了的状态机FSM计算被加密产品的licenses，用于解锁被加密的产品ID(Product)locked。
CN201810777295.1A 2018-07-16 2018-07-16 一种基于改进的dapuf电路的轻量级认证体系 Active CN109033895B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810777295.1A CN109033895B (zh) 2018-07-16 2018-07-16 一种基于改进的dapuf电路的轻量级认证体系

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810777295.1A CN109033895B (zh) 2018-07-16 2018-07-16 一种基于改进的dapuf电路的轻量级认证体系

Publications (2)

Publication Number Publication Date
CN109033895A true CN109033895A (zh) 2018-12-18
CN109033895B CN109033895B (zh) 2020-04-21

Family

ID=64643154

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810777295.1A Active CN109033895B (zh) 2018-07-16 2018-07-16 一种基于改进的dapuf电路的轻量级认证体系

Country Status (1)

Country Link
CN (1) CN109033895B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109766672A (zh) * 2019-01-14 2019-05-17 湖南大学 一种芯核版权匿名认证方法
CN111342965A (zh) * 2020-05-22 2020-06-26 南京航空航天大学 基于puf的片上网络内嵌ip核安全性测试壳及其控制电路
CN111339502A (zh) * 2020-02-23 2020-06-26 苏州浪潮智能科技有限公司 一种FPGA中kernel的启动方法、系统、设备以及介质
CN111565110A (zh) * 2020-05-09 2020-08-21 西安电子科技大学 基于ro puf多核系统的统一身份认证系统及方法
CN113098693A (zh) * 2021-04-08 2021-07-09 太原理工大学 一种基于物理不可克隆函数算法的存证验证方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106941400A (zh) * 2017-03-06 2017-07-11 东南大学 一种基于sram‑puf的模糊保险箱认证方法
US20170288885A1 (en) * 2016-03-31 2017-10-05 Intel Corporation System, Apparatus And Method For Providing A Physically Unclonable Function (PUF) Based On A Memory Technology
CN107733655A (zh) * 2017-10-13 2018-02-23 东南大学 一种基于多项式重构的apuf安全认证方法
EP3340215A1 (en) * 2016-12-23 2018-06-27 Secure-IC SAS System and method for generating secret information using a high reliability physically unclonable function

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170288885A1 (en) * 2016-03-31 2017-10-05 Intel Corporation System, Apparatus And Method For Providing A Physically Unclonable Function (PUF) Based On A Memory Technology
EP3340215A1 (en) * 2016-12-23 2018-06-27 Secure-IC SAS System and method for generating secret information using a high reliability physically unclonable function
CN106941400A (zh) * 2017-03-06 2017-07-11 东南大学 一种基于sram‑puf的模糊保险箱认证方法
CN107733655A (zh) * 2017-10-13 2018-02-23 东南大学 一种基于多项式重构的apuf安全认证方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109766672A (zh) * 2019-01-14 2019-05-17 湖南大学 一种芯核版权匿名认证方法
CN109766672B (zh) * 2019-01-14 2022-07-12 湖南大学 一种芯核版权匿名认证方法
CN111339502A (zh) * 2020-02-23 2020-06-26 苏州浪潮智能科技有限公司 一种FPGA中kernel的启动方法、系统、设备以及介质
CN111565110A (zh) * 2020-05-09 2020-08-21 西安电子科技大学 基于ro puf多核系统的统一身份认证系统及方法
CN111342965A (zh) * 2020-05-22 2020-06-26 南京航空航天大学 基于puf的片上网络内嵌ip核安全性测试壳及其控制电路
CN113098693A (zh) * 2021-04-08 2021-07-09 太原理工大学 一种基于物理不可克隆函数算法的存证验证方法

Also Published As

Publication number Publication date
CN109033895B (zh) 2020-04-21

Similar Documents

Publication Publication Date Title
CN109033895A (zh) 一种基于改进的dapuf电路的轻量级认证体系
JP2022095891A (ja) ブロックチェーンを用いる論理ゲート機能の実装
CN102725737B (zh) 可验证防泄漏的加密和解密
Roy et al. EPIC: Ending piracy of integrated circuits
CN101573936B (zh) 使用可信处理技术的数字版权管理
KR100315991B1 (ko) 원격노드로부터의디지털서명계약서
CN101166085B (zh) 远程解锁方法和系统
US20100284539A1 (en) Methods for Protecting Against Piracy of Integrated Circuits
KR102651659B1 (ko) 전자 디바이스의 인가를 검증하기 위한 방법 및 디바이스
US10063526B2 (en) Method and apparatus for secure provisioning of an integrated circuit device
US20100122353A1 (en) Methods and systems of digital rights management for integrated circuits
CN105162797B (zh) 一种基于视频监控系统的双向认证方法
EP2140658A2 (en) Method and apparatus for verification of information access in ict- systems having multiple security dimensions and multiple security levels
CN101246607A (zh) 门禁系统的数字认证控制方法以及应用该方法的门禁系统
CN104868998B (zh) 一种向电子设备供应加密数据的系统、设备和方法
WO2012154409A2 (en) Soft message signing
CN109766672A (zh) 一种芯核版权匿名认证方法
Bose et al. BLIC: A blockchain protocol for manufacturing and supply chain management of ICS
Zhang et al. FPGA IP protection by binding finite state machine to physical unclonable function
Zhang et al. A pragmatic per-device licensing scheme for hardware IP cores on SRAM-based FPGAs
Kokila et al. Resource efficient metering scheme for protecting SoC FPGA device and IPs in IOT applications
CN110198320A (zh) 一种加密信息传输方法
Drimer et al. Protecting multiple cores in a single FPGA design
EP3178073B1 (en) Security management system for revoking a token from at least one service provider terminal of a service provider system
Güneysu et al. Securely sealing multi-FPGA systems

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant