CN109004920A - 一种新型信号下降沿边沿检测电路 - Google Patents

一种新型信号下降沿边沿检测电路 Download PDF

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Abstract

为了解决待检测的数据脉冲信号的频率大于等于时钟频率的二分频时，传统的双触发器边沿检测电路的结构无法检测或者会漏检测数据脉冲信号的下降沿的变化的问题，本发明提出一种新型信号下降沿边沿检测电路，其不采用触发器DFF，而是采用锁存器Dlatch构成边沿检测电路，其能够检测更加接近时钟频率的待测数据脉冲信号的边沿变化，且能够改善传统的双边沿检测电路的器件延时情况。

Description

一种新型信号下降沿边沿检测电路
技术领域
本发明属于数字集成电路设计领域，较为具体的，涉及到一种新型信号下降沿边沿检测电路。
背景技术
在数字集成电路设计中，边沿检测电路是一种基本电路，在各种数字系统中都被广泛使用。
简单来说，如果前一个时钟状态的信号为低电平，后一个时钟状态的信号为高电平，则为信号上升沿；如果前一个时钟状态的信号为高电平，后一个时钟状态的信号为低电平，则为信号下降沿。如图1所示，为传统的双触发器边沿检测电路的结构，其由第一触发器DFF1、第二触发器DFF2串联，且分别将第一触发器DFF1的输出信号，以及第二触发器DFF2的输出信号经过一个反向器3转换后作为输入信号输入到第一个与门1，同时将第一触发器DFF1的输出信号经过一个反向器3转换、以及第二触发器DFF2的输出信号作为输入信号输入到第二个与门2。当时钟信号(CLK)处于上升沿时，数据脉冲信号(PLUS)会传送到第一个触发器DFF1中，同时，第一个触发器DFF1中的信号会传送到第二个触发器DFF2中，第一个与门1与第二个与门2会根据触发器DFF1和DFF2的输出信号来输出相应的逻辑信号。当数据脉冲信号(PLUS)的信号连续，且保持相同，则时钟信号(CLK)处于上升沿时，第一个触发器DFF1和第二个触发器DFF2中锁存的数据信号相同，而第一触发器DFF1的输出信号经过一个反向器3转换后作为输入端传送到第一个与门1，第二触发器DFF2的输出信号经过一个反向器3转换后作为输入端传送到第二个与门2，这就使得第一个与门1的两个信号输入端的信号始终不同，同时第二个与门2的两个信号输入端的信号始终不同，而数据脉冲信号(PLUS)要么为高电平，也就是1；要么为低电平，也就是0，而与门只要输入信号中含有0，则输出信号一定为0，综上，也就是说，只要数据脉冲信号(PLUS)没有发生沿的变化，则第一触发器DFF1和第二触发器DFF2中的数据信号始终相同，则第一个与门1与第二个与门2输出的信号也始终为0。当数据脉冲信号(PLUS)的连续两个信号不同时，则经过两个时钟信号(CLK)的上升沿时，则两个连续的数据脉冲信号(PLUS)将会分别进入到第二个触发器DFF2和第一个触发器DFF1中，则使得第一个触发器DFF1和第二个触发器DFF2中锁存的数据信号不同。
在时钟信号(CLK)的上升沿，当数据脉冲信号(PLUS)为上升沿时，第二触发器DFF2中锁存的电平为低电平，也就是0；第一触发器DFF1中锁存的电平为高电平，也就是1,则输入到第一个与门1的信号分别为1和1，那么第一个与门1的输出信号为1；输入到第二个与门2的信号分别为0和0，则第二个与门2的输出信号为0。在时钟信号(CLK)的上升沿，当数据脉冲信号(PLUS)为下降沿时，第二个触发器DFF2中锁存的电平为高电平，也就是0；第一触发器DFF1中锁存的电平为低电平，也就是0，则输入到第一个与门1的信号为0和0，那么第一个与门1的输出信号为0；输入到第二个与门2的信号分别为1和1，则第二个与门2的输出信号为1。由此可以根据第一个与门1和第二个与门2的信号输出状态来确定数据脉冲信号(PLUS)是处于上升沿还是下降沿，这就是传统的双触发器边沿检测电路的工作原理。
如图2所示，为时钟信号(CLK)与数据脉冲信号(PLUS)的时序图，其中PLUS1为数据脉冲信号(PULS)的频率为时钟信号CLK的二分频，PLUS2为数据脉冲信号(PLUS)的频率大于时钟信号CLK的二分频的情况。从图中可以清晰的看出，如果数据脉冲信号(PLUS)的频率与时钟信号CLK的频率接近，当数据脉冲信号(PLUS)的频率高于时钟信号(CLK)的二分频时，就无法检测出数据脉冲信号(PLUS)的边沿变化。也就是说，数据脉冲信号(PLUS)的频率要尽量跟时钟信号(CLK)的频率拉开差距，才能检测到数据脉冲信号(PLUS)的边沿的变化；当数据脉冲信号(PLUS)的频率高于时钟信号(CLK)的二分频时，就会出现漏检测的情况，而实际上数据脉冲信号(PLUS)的边沿已经发生了变化。
而在实际的应用中，有时候需要能够检测到时钟的二分频甚至更高频率的信号的边沿。例如，较为典型的检测数据脉冲信号(PLUS)的频率为时钟二分频的应用为CPU。
发明内容
为了解决待检测的数据脉冲信号的频率大于等于时钟频率的二分频时，传统的双触发器边沿检测电路的结构无法检测或者会漏检测数据脉冲信号的下降沿的变化的问题，本发明提出一种新型信号下降沿边沿检测电路，其不采用触发器DFF，而是采用锁存器Dlatch构成边沿检测电路，其能够检测更加接近时钟频率的待测数据脉冲信号的边沿变化，且能够改善传统的双边沿检测电路的器件延时情况。
一种新型信号下降沿边沿检测电路，其包括数据脉冲信号输入端PLUS_in、五个D锁存器DLATCH、三个与非门、两个反向器3和一对高频反相检测时钟信号Q2和Q4，其中，所述的五个D锁存器分别为第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5，所述的三个与非门分别为第一与非门4、第二与非门5和第三与非门6，其特征在于：第一D锁存器DLATCHI的使能端EN与高频检测时钟信号Q2相连，第一D锁存器DLATCH1的D端与数据脉冲信号的输入端PLUS_in相连，第一D锁存器DLATCH1的Q端与第二D锁存器DLATCH2的D端相连，第二D锁存器DLATCH2的使能端EN与高频检测时钟信号Q4相连；第三D锁存器DLATCH3的使能端EN与高频检测时钟信号Q4相连，第三D锁存器DLATCH3的D端与数据脉冲信号的输入端PLUS_in相连，第三D锁存器DLATCH3的Q端与第四D锁存器DLATCH4的D端相连,第四D锁存器DLATCH4的使能端EN与高频检测时钟信号Q2相连，第四D锁存器DLATCH4的Q端与第五D锁存器DLATCH5的D端相连，第五D锁存器DLATCH5的使能端EN与高频检测时钟信号Q4相连；第二D锁存器DLATCH2的Q端与第一与非门4的两个输入端中的第一个输入端A相连，第三D锁存器DLATCH3的Q端通过一个反向器3后与第一与非门4的两个输入端中的第二个输入端B相连；第二D锁存器DLATCH2的Qc端与第二与非门5的两个输入端中的第一个输入端A相连，第五D锁存器DLATCH5的Q端与第二与非门5的两个输入端中的第二个输入端B相连；第一与非门4的输出端与第三与非门的第一个输入端A相连，第二与非门5的输出端与第三与非门的第二个输入端B相连，第三与非门的输出端与一个反向器3相连，然后输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out；且第一与非门4的两个输入端均预设为低电平，第二与非门5的两个输入端均预设为低电平，输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out预设为高电平。
进一步的，检测时钟信号Q4预设为高电平，检测时钟信号Q2预设为低电平。
进一步的，高频反相检测时钟信号Q2和Q4的频率≥数据脉冲信号输入端PLUS_in的频率的1.5倍。
进一步的，数据脉冲信号输入端PLUS_in的信号为时钟信号。
进一步的，所述的五个D锁存器DLATCH均包含有复位端CLR,用于出错时将五个D锁存器DLATCH中的数据清零。
本发明的新型边沿检测电路能够实现数据脉冲信号输入端PLUS_in的边沿检测结果的工作原理如下：
首先，D锁存器DLATCH的工作原理和特性如下：当使能端EN的输入信号为高电平时，D锁存器DLATCH中的输入到D端的信号传输到Q端，即输入到D端的信号被锁存在D锁存器DLATCHE中；当使能端EN的输入信号为低电平时，D锁存器DLATCH中锁存的信号不会发生变化。另外，D锁存器DLATCH中的Q端和Qc端的输出信号始终相反。
其次，Q2和Q4为一对高频反相检测时钟信号，也就是当检测时钟信号Q2处于高电平，即Q2＝1时，检测时钟信号Q4处于低电平，即Q4＝0；当检测时钟信号Q2处于低电平，即Q2＝0时，检测时钟信号Q2处于高电平，即Q2＝1。
另外，与非门是数字逻辑电路的一种基本逻辑电路，其包括两个输入端A和B，以及一个输出端，当两个输入端A和B的信号均为高电平时候，其输出端为低电平；当两个输入端A和B中至少有一个为低电平时，其输出端为高电平。与非门的真值表如表1所示：
表1：与非门的真值表
A B 输出
0 0 1
1 0 1
0 1 1
1 1 0
当数据脉冲信号输入端PLUS_in没有发生沿的变化时，也就是说数据脉冲信号输入端PLUS_in一直输入“0”或一直输入“1”，如图4所示，当数据脉冲信号输入端PLUS_in一直输入“0”，在第一个状态，检测时钟信号Q4为高电平，即Q4＝1，第三D锁存器DLATCH3中锁存0，此时第一与非门4的B端输入为1，A端为初始状态0，则输出为1，不影响第三与非门6的输出结果；在二个状态，检测时钟信号Q2为高电平，即Q2＝1，则第一D锁存器DLATCH1、第三D锁存器DLATCH3和第四D锁存器DLATCH4中均锁存0，此时第一与非门的A端输入0，B端输入1，输出为1，不影响第三与非门6的输出结果；在第三个状态，检测时钟信号Q1为高电平，即Q1＝1，则第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5中均锁存0，此时第一与非门4的A端输入0，B端输入1，输出为1，即为第三与非门6的第一个输入端，第二与非门5的A端输入1，B端输入0，输出为1，即为第三与非门6的第二个输入端，第三与非门的输出端仍然为0，不影响第三与非门6的输出结果；在接下来的所有状态，与第三个状态相同，数据脉冲信号输出端PLUS_out一直保持高电平。
如图5所示，当数据脉冲信号输入端PLUS_in一直输入“1”，在第一个状态，检测时钟信号Q4为高电平，即Q4＝1，第三D锁存器DLATCH3中锁存1，此时第一与非门4的B端输入为0，输出为1，不影响第三与非门6的输出结果；在二个状态，检测时钟信号Q2为高电平，即Q2＝1，则第一D锁存器DLATCH1、第三D锁存器DLATCH3和第四D锁存器DLATCH4中均锁存1，此时第一与非门的A端输入1，B端输入0，输出为1，不影响第三与非门6的输出结果；在第三个状态，检测时钟信号Q1为高电平，即Q1＝1，则第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5中均锁存1，此时第一与非门4的A端输入1，B端输入0，输出为1，即为第三与非门6的第一个输入端，第二与非门5的A端输入0，B端输入1，输出为1，即为第三与非门6的第二个输入端，第三与非门的输出端仍然为0，不影响第三与非门6的输出结果；在接下来的所有状态，与第三个状态相同，数据脉冲信号输出端PLUS_out一直保持高电平。
当数据脉冲信号输入端PLUS_in出现下降沿的情况时，由于高频反相检测时钟信号Q2和Q4的频率一定高于数据脉冲信号输入端PLUS_in的频率，则下降沿要么出现在检测时钟信号Q2为高电平、检测时钟信号Q4为低电平的时候，要么出现在检测时钟信号Q4为高电平、检测时钟信号Q2为低电平的时候。
如图6所示，当数据脉冲信号输入端PLUS_in出现下降沿发生在检测时钟信号Q4为高电平，检测时钟信号Q2为低电平时，那么可以推测在前一个时序，也就是检测时钟信号Q4为低电平、检测时钟信号Q2为高电平时，PLUS_in为1，此时我们将此状态定义为时序的第一个状态。在第一个状态，检测时钟信号Q2为高电平，即Q2＝1，第一D锁存器DLATCH1中锁存1，此时第一与非门4和第二与非门5的输入端保持原始状态不变，不影响第三与非门6的输出结果；在第二个状态，检测时钟信号Q4为高电平，即Q4＝1，第三D锁存器DLATCH3中锁存0，第二D锁存器DLATCH2中锁存1，此时第一与非门4的A端输入1，B端输入1,则第一与非门4的输出为0，也就是第三与非门的A端输入为0，此时很显然不需要考虑第二与非门5的输出结果，因为根据与非门的真值表，第三与非门6的输出一定为1，经过一个反向器3后数据脉冲信号输出端PLUS_out被拉低为0。
如图7所示，当数据脉冲信号输入端PLUS_in出现下降沿发生在检测时钟信号Q2为高电平，检测时钟信号Q4为低电平时，那么可以推测在前一个时序，也就是检测时钟信号Q2为低电平、检测时钟信号Q4为高电平时，PLUS_in为1，此时我们将此状态定义为时序的第一个状态。在第一个状态，检测时钟信号Q4为高电平，即Q4＝1，第三D锁存器DLATCH3中锁存1，此时第一与非门4的B端输入为0，A端为原始数据0，输出为1，不影响第三与非门6的输出结果；在第二个状态，检测时钟信号Q2为高电平，即Q2＝1，则第三D锁存器DLATCH3和第四D锁存器DLATCH4中均锁存1，第一D锁存器DLATCH1中锁存0，此时第一与非门4的B端输入为0，A端为原始数据0，输出为1，不影响第三与非门6的输出结果；在第三个状态，检测时钟信号Q4为高电平，即Q4＝1，则第五D锁存器DLATCH5中锁存1，第二D锁存器DLATCH2中锁存0，此时第二与非门5的A端输入1，B端输入1,则第二与非门5的输出为0，也就是第三与非门的B端输入为0，此时很显然不需要考虑第一与非门4的输出结果，因为根据与非门的真值表，第三与非门6的输出一定为1，经过一个反向器3后数据脉冲信号输出端PLUS_out被拉低为0。
通过以上分析，可见无论数据脉冲信号输入端PLUS_in的下降沿出现在检测时钟信号Q2为高电平、检测时钟信号Q4为低电平的时候，还是出现在检测时钟信号Q4为高电平、检测时钟信号Q2为低电平的时候，都能够实现数据脉冲信号输出端PLUS_out下拉为低电平。通常情况下，成功检测的标志为数据脉冲信号输出端PLUS_out出现固定频率的输出低电平，倘若数据脉冲信号输出端PLUS_out的结果输出为低电平后，就无法拉高到高电平，那么在数据脉冲信号输入端PLUS_in的下一个下降沿发生的时候，则无法实现检测，就会直接导致测试不准确。高频反相检测时钟信号Q2和Q4的频率≥数据脉冲信号输入端PLUS_in的频率的1.5倍的原因即来源与此，具体的分析的过程如下：
在高频检测时钟信号Q4＝1时数据脉冲信号输入端PLUS_in出现下降沿，数据脉冲信号输出端PLUS_out会立即下拉输出低电平；在高频检测时钟信号Q2＝1时数据脉冲信号输入端PLUS_out会在下一个状态下拉输出低电平。假定出现下降沿都是在高频检测时钟的第二个状态发生，那么只需要保证在第四个状态不要出现数据脉冲信号输入端PLUS_in的下降沿即可，那么PLUS_out就一定能恢复到高电平。此时的高频反向检测时钟Q2和Q4已经经过了三个时钟周期，而数据脉冲信号输入端PLUS_in的频率低于高频反向检测时钟Q2和Q4的频率，而数据脉冲信号输入端PLUS_in在第二个状态有下降沿，则在第四个状态不出现下降沿，就必须数据脉冲信号输入端PLUS_in在第二个状态出现下降沿后，在第三个状态和第四个状态都保持低电平，或者数据脉冲信号输入端PLUS_in在第二个状态出现下降沿后，在第三个状态或第四个状态恢复到高电平，并且在第四个状态维持高电平。此时，数据脉冲信号输入端PLUS_in最多经历了两个周期，所以高频反相检测时钟信号Q2和Q4的频率≥数据脉冲信号输入端PLUS_in的频率的1.5倍，即可以保证本发明的新型双边沿检测电路在检测数据脉冲信号输入端PLUS_in的下降沿时能正常工作。
附图说明
图1为传统的双触发器边沿检测电路的结构。
图2为传统的双触发器边沿检测电路的时钟信号(CLK)与数据脉冲信号(PLUS)的时序图。
图3为本发明的新型边沿检测电路的结构示意图。
图4为当数据脉冲信号输入端PLUS_in一直输入“0”的时序图。
图5为当数据脉冲信号输入端PLUS_in一直输入“1”的时序图。
图6为当数据脉冲信号输入端PLUS_in出现下降沿发生在检测时钟信号Q4为高电平的时序图。
图7为当数据脉冲信号输入端PLUS_in出现下降沿发生在检测时钟信号Q2为高电平的时序图。
第一触发器 DFF1
第二触发器 DFF2
第一个与门 1
第二个与门 2
反向器 3
第一与非门 4
第二与非门 5
第三与非门 6
第一D锁存器 DLATCH1
第二D锁存器 DLATCH2
第三D锁存器 DLATCH3
第四D锁存器 DLATCH4
第五D锁存器 DLATCH5
具体实施方式
具体实施案例1：
一种新型信号下降沿边沿检测电路，其包括数据脉冲信号输入端PLUS_in、五个D锁存器DLATCH、三个与非门、两个反向器3和一对高频反相检测时钟信号Q2和Q4，其中，所述的五个D锁存器分别为第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5，所述的三个与非门分别为第一与非门4、第二与非门5和第三与非门6，其特征在于：第一D锁存器DLATCHI的使能端EN与高频检测时钟信号Q2相连，第一D锁存器DLATCH1的D端与数据脉冲信号的输入端PLUS_in相连，第一D锁存器DLATCH1的Q端与第二D锁存器DLATCH2的D端相连，第二D锁存器DLATCH2的使能端EN与高频检测时钟信号Q4相连；第三D锁存器DLATCH3的使能端EN与高频检测时钟信号Q4相连，第三D锁存器DLATCH3的D端与数据脉冲信号的输入端PLUS_in相连，第三D锁存器DLATCH3的Q端与第四D锁存器DLATCH4的D端相连,第四D锁存器DLATCH4的使能端EN与高频检测时钟信号Q2相连，第四D锁存器DLATCH4的Q端与第五D锁存器DLATCH5的D端相连，第五D锁存器DLATCH5的使能端EN与高频检测时钟信号Q4相连；第二D锁存器DLATCH2的Q端与第一与非门4的两个输入端中的第一个输入端A相连，第三D锁存器DLATCH3的Q端通过一个反向器3后与第一与非门4的两个输入端中的第二个输入端B相连；第二D锁存器DLATCH2的Qc端与第二与非门5的两个输入端中的第一个输入端A相连，第五D锁存器DLATCH5的Q端与第二与非门5的两个输入端中的第二个输入端B相连；第一与非门4的输出端与第三与非门的第一个输入端A相连，第二与非门5的输出端与第三与非门的第二个输入端B相连，第三与非门的输出端与一个反向器3相连，然后输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out；且第一与非门4的两个输入端均预设为低电平，第二与非门4的两个输入端均预设为低电平，输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out预设为高电平。检测时钟信号Q4预设为高电平，检测时钟信号Q2预设为低电平。高频反相检测时钟信号Q2和Q4的频率≥数据脉冲信号输入端PLUS_in的频率的1.5倍。
本发明的新型边沿检测电路能够实现数据脉冲信号输入端PLUS_in的边沿检测结果的工作原理如下：
首先，D锁存器DLATCH的工作原理和特性如下：当使能端EN的输入信号为高电平时，D锁存器DLATCH中的输入到D端的信号传输到Q端，即输入到D端的信号被锁存在D锁存器DLATCHE中；当使能端EN的输入信号为低电平时，D锁存器DLATCH中锁存的信号不会发生变化。另外，D锁存器DLATCH中的Q端和Qc端的输出信号始终相反。
其次，Q2和Q4为一对高频反相检测时钟信号，也就是当检测时钟信号Q2处于高电平，即Q2＝1时，检测时钟信号Q4处于低电平，即Q4＝0；当检测时钟信号Q2处于低电平，即Q2＝0时，检测时钟信号Q2处于高电平，即Q2＝1。
另外，与非门是数字逻辑电路的一种基本逻辑电路，其包括两个输入端A和B，以及一个输出端，当两个输入端A和B的信号均为高电平时候，其输出端为低电平；当两个输入端A和B中至少有一个为低电平时，其输出端为高电平。与非门的真值表如表1所示：
表1：与非门的真值表
A B 输出
0 0 1
1 0 1
0 1 1
1 1 0
当数据脉冲信号输入端PLUS_in没有发生沿的变化时，也就是说数据脉冲信号输入端PLUS_in一直输入“0”或一直输入“1”，如图4所示，当数据脉冲信号输入端PLUS_in一直输入“0”，在第一个状态，检测时钟信号Q4为高电平，即Q4＝1，第三D锁存器DLATCH3中锁存0，此时第一与非门4的B端输入为1，A端为初始状态0，则输出为1，不影响第三与非门6的输出结果；在二个状态，检测时钟信号Q2为高电平，即Q2＝1，则第一D锁存器DLATCH1、第三D锁存器DLATCH3和第四D锁存器DLATCH4中均锁存0，此时第一与非门的A端输入0，B端输入1，输出为1，不影响第三与非门6的输出结果；在第三个状态，检测时钟信号Q1为高电平，即Q1＝1，则第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5中均锁存0，此时第一与非门4的A端输入0，B端输入1，输出为1，即为第三与非门6的第一个输入端，第二与非门5的A端输入1，B端输入0，输出为1，即为第三与非门6的第二个输入端，第三与非门的输出端仍然为0，不影响第三与非门6的输出结果；在接下来的所有状态，与第三个状态相同，数据脉冲信号输出端PLUS_out一直保持高电平。
如图5所示，当数据脉冲信号输入端PLUS_in一直输入“1”，在第一个状态，检测时钟信号Q4为高电平，即Q4＝1，第三D锁存器DLATCH3中锁存1，此时第一与非门4的B端输入为0，输出为1，不影响第三与非门6的输出结果；在二个状态，检测时钟信号Q2为高电平，即Q2＝1，则第一D锁存器DLATCH1、第三D锁存器DLATCH3和第四D锁存器DLATCH4中均锁存1，此时第一与非门的A端输入1，B端输入0，输出为1，不影响第三与非门6的输出结果；在第三个状态，检测时钟信号Q1为高电平，即Q1＝1，则第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5中均锁存1，此时第一与非门4的A端输入1，B端输入0，输出为1，即为第三与非门6的第一个输入端，第二与非门5的A端输入0，B端输入1，输出为1，即为第三与非门6的第二个输入端，第三与非门的输出端仍然为0，不影响第三与非门6的输出结果；在接下来的所有状态，与第三个状态相同，数据脉冲信号输出端PLUS_out一直保持高电平。
当数据脉冲信号输入端PLUS_in出现下降沿的情况时，由于高频反相检测时钟信号Q2和Q4的频率一定高于数据脉冲信号输入端PLUS_in的频率，则下降沿要么出现在检测时钟信号Q2为高电平、检测时钟信号Q4为低电平的时候，要么出现在检测时钟信号Q4为高电平、检测时钟信号Q2为低电平的时候。
如图6所示，当数据脉冲信号输入端PLUS_in出现下降沿发生在检测时钟信号Q4为高电平，检测时钟信号Q2为低电平时，那么可以推测在前一个时序，也就是检测时钟信号Q4为低电平、检测时钟信号Q2为高电平时，PLUS_in为1，此时我们将此状态定义为时序的第一个状态。在第一个状态，检测时钟信号Q2为高电平，即Q2＝1，第一D锁存器DLATCH1中锁存1，此时第一与非门4和第二与非门5的输入端保持原始状态不变，不影响第三与非门6的输出结果；在第二个状态，检测时钟信号Q4为高电平，即Q4＝1，第三D锁存器DLATCH3中锁存0，第二D锁存器DLATCH2中锁存1，此时第一与非门4的A端输入1，B端输入1,则第一与非门4的输出为0，也就是第三与非门的A端输入为0，此时很显然不需要考虑第二与非门5的输出结果，因为根据与非门的真值表，第三与非门6的输出一定为1，经过一个反向器3后数据脉冲信号输出端PLUS_out被拉低为0。
如图7所示，当数据脉冲信号输入端PLUS_in出现下降沿发生在检测时钟信号Q2为高电平，检测时钟信号Q4为低电平时，那么可以推测在前一个时序，也就是检测时钟信号Q2为低电平、检测时钟信号Q4为高电平时，PLUS_in为1，此时我们将此状态定义为时序的第一个状态。在第一个状态，检测时钟信号Q4为高电平，即Q4＝1，第三D锁存器DLATCH3中锁存1，此时第一与非门4的B端输入为0，A端为原始数据0，输出为1，不影响第三与非门6的输出结果；在第二个状态，检测时钟信号Q2为高电平，即Q2＝1，则第三D锁存器DLATCH3和第四D锁存器DLATCH4中均锁存1，第一D锁存器DLATCH1中锁存0，此时第一与非门4的B端输入为0，A端为原始数据0，输出为1，不影响第三与非门6的输出结果；在第三个状态，检测时钟信号Q4为高电平，即Q4＝1，则第五D锁存器DLATCH5中锁存1，第二D锁存器DLATCH2中锁存0，此时第二与非门5的A端输入1，B端输入1,则第二与非门5的输出为0，也就是第三与非门的B端输入为0，此时很显然不需要考虑第一与非门4的输出结果，因为根据与非门的真值表，第三与非门6的输出一定为1，经过一个反向器3后数据脉冲信号输出端PLUS_out被拉低为0。
通过以上分析，可见无论数据脉冲信号输入端PLUS_in的下降沿出现在检测时钟信号Q2为高电平、检测时钟信号Q4为低电平的时候，还是出现在检测时钟信号Q4为高电平、检测时钟信号Q2为低电平的时候，都能够实现数据脉冲信号输出端PLUS_out下拉为低电平。通常情况下，成功检测的标志为数据脉冲信号输出端PLUS_out出现固定频率的输出低电平，倘若数据脉冲信号输出端PLUS_out的结果输出为低电平后，就无法拉高到高电平，那么在数据脉冲信号输入端PLUS_in的下一个下降沿发生的时候，则无法实现检测，就会直接导致测试不准确。高频反相检测时钟信号Q2和Q4的频率≥数据脉冲信号输入端PLUS_in的频率的1.5倍的原因即来源与此，具体的分析的过程如下：
在高频检测时钟信号Q4＝1时数据脉冲信号输入端PLUS_in出现下降沿，数据脉冲信号输出端PLUS_out会立即下拉输出低电平；在高频检测时钟信号Q2＝1时数据脉冲信号输入端PLUS_out会在下一个状态下拉输出低电平。假定出现下降沿都是在高频检测时钟的第二个状态发生，那么只需要保证在第四个状态不要出现数据脉冲信号输入端PLUS_in的下降沿即可，那么PLUS_out就一定能恢复到高电平。此时的高频反向检测时钟Q2和Q4已经经过了三个时钟周期，而数据脉冲信号输入端PLUS_in的频率低于高频反向检测时钟Q2和Q4的频率，而数据脉冲信号输入端PLUS_in在第二个状态有下降沿，则在第四个状态不出现下降沿，就必须数据脉冲信号输入端PLUS_in在第二个状态出现下降沿后，在第三个状态和第四个状态都保持低电平，或者数据脉冲信号输入端PLUS_in在第二个状态出现下降沿后，在第三个状态或第四个状态恢复到高电平，并且在第四个状态维持高电平。此时，数据脉冲信号输入端PLUS_in最多经历了两个周期，所以高频反相检测时钟信号Q2和Q4的频率≥数据脉冲信号输入端PLUS_in的频率的1.5倍，即可以保证本发明的新型双边沿检测电路在检测数据脉冲信号输入端PLUS_in的下降沿时能正常工作。
由此可见，本发明的新型信号下降沿边沿检测电路不但可以解决待检测的数据脉冲信号的频率小于等于时钟频率的二分频时，传统的双触发器边沿检测电路的结构无法检测或者会漏检测数据脉冲信号的沿的变化的问题，并且其不采用触发器DFF，而是采用锁存器Dlatch构成下降沿边沿检测电路，其能够检测更加接近时钟频率的待测数据脉冲信号的边沿变化，且能够改善传统的双边沿检测电路的器件延时情况。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (5)

1.一种新型信号下降沿边沿检测电路，其包括数据脉冲信号输入端PLUS_in、五个D锁存器DLATCH、三个与非门、两个反向器(3)和一对高频反相检测时钟信号Q2和Q4，其中，所述的五个D锁存器分别为第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5，所述的三个与非门分别为第一与非门(4)、第二与非门(5)和第三与非门(6)，其特征在于：第一D锁存器DLATCHI的使能端EN与高频检测时钟信号Q2相连，第一D锁存器DLATCH1的D端与数据脉冲信号的输入端PLUS_in相连，第一D锁存器DLATCH1的Q端与第二D锁存器DLATCH2的D端相连，第二D锁存器DLATCH2的使能端EN与高频检测时钟信号Q4相连；第三D锁存器DLATCH3的使能端EN与高频检测时钟信号Q4相连，第三D锁存器DLATCH3的D端与数据脉冲信号的输入端PLUS_in相连，第三D锁存器DLATCH3的Q端与第四D锁存器DLATCH4的D端相连,第四D锁存器DLATCH4的使能端EN与高频检测时钟信号Q2相连，第四D锁存器DLATCH4的Q端与第五D锁存器DLATCH5的D端相连，第五D锁存器DLATCH5的使能端EN与高频检测时钟信号Q4相连；第二D锁存器DLATCH2的Q端与第一与非门(4)的两个输入端中的第一个输入端A相连，第三D锁存器DLATCH3的Q端通过一个反向器(3)后与第一与非门(4)的两个输入端中的第二个输入端B相连；第二D锁存器DLATCH2的Qc端与第二与非门(5)的两个输入端中的第一个输入端A相连，第五D锁存器DLATCH5的Q端与第二与非门(5)的两个输入端中的第二个输入端B相连；第一与非门(4)的输出端与第三与非门的第一个输入端A相连，第二与非门(5)的输出端与第三与非门的第二个输入端B相连，第三与非门的输出端与一个反向器(3)相连，然后输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out；且第一与非门(4)的两个输入端均预设为低电平，第二与非门(4)的两个输入端均预设为低电平，输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out预设为高电平。
2.如权利要求1所述的新型信号下降沿边沿检测电路，其特征在于：检测时钟信号Q4预设为高电平，检测时钟信号Q2预设为低电平。
3.如权利要求1所述的新型信号下降沿边沿检测电路，其特征在于：高频反相检测时钟信号Q2和Q4的频率≥数据脉冲信号输入端PLUS_in的频率的1.5倍。
4.如权利要求1所述的新型信号下降沿边沿检测电路，其特征在于：数据脉冲信号输入端PLUS_in的信号为时钟信号。
5.如权利要求1所述的新型信号下降沿边沿检测电路，其特征在于：所述的五个D锁存器DLATCH均包含有复位端CLR,用于出错时将五个D锁存器DLATCH中的数据清零。
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