CN108920409B - 一种实现容错功能的异构多核处理器组织结构 - Google Patents

Abstract

本发明是一种实现容错功能的异构多核处理器组织结构，其特征在于：所述的异构多核处理器组织结构由PISA，ARM1、ARM2组成三个内核；其中ARM1与ARM2采用指令集相同；整体结构分为三个层次：应用级、内核级、系统调用级；每个内核有本地存储，共享内存，每个核通过共享内存的方式相互通信，在执行任务时，每一个阶段开始时，每个内核相同的任务，本发明的有益效果：同构三模冗余执行过程主要采用的是空间冗余换取处理器系统可靠性，对于任何类型的任务都是在三个同构系统模块上执行三次，效率低下，功耗较高，不能充分利用任务多样性的特点，面向异构系统的容错系统的高性能调度方案，在实现系统容错的同时又提高了系统执行任务的效率，实现系统的高性能容错。

Description

一种实现容错功能的异构多核处理器组织结构

技术领域

本发明涉及一种处理器异构多核的容错领域，尤其是涉及一种面向异构多核的高性能低功耗容错调度方法与实现结构。

背景技术

近年来，云计算，大数据等现代新技术的日新月异，各类科学与工程应用、数据中心以及互联网的发展对高性能处理器的迫切需求，多核处理器已经成为目前市场的主流。同构多核具有结构设计简单，但是面对各类不同特点的负载应用时，同构小核会导致单线程执行的吞吐量的减少，同构大核会低优先级低复杂度线程执行效率的降低，所以无论同构大核还是同构小核都会导致程序执行效率低下的特点，于是处理器设计者转向异构多核，异构多核是由不同类型和不同特点的单核构成，这在面对多种类型的负载和多种特点的应用时，无论系统吞吐量，程序执行效率，还是系统功耗都会带来提升，因此在目前得到了广泛应用。

由于市场的需求和技术的进步，处理器的性能得到了快速发展，芯片集成度越来越高，频率的提高，功耗密度增大，使处理器核温度快速提升，使得微处理器的故障发生率不断升高，微处理器可靠性呈降低趋势。单粒子翻转（Singe Event Upset , SEU）影响增大，电路技术的集成度提高使得处理器系统的瞬态故障率SER（soft error rate, SER）急剧增加。研究表明，处理器的70-80%失效都是由于瞬态故障引起的，随着处理器的集成度越来越高，这一趋势越来越明显，因此，微处理器系统可靠性，瞬态故障的容错问题引起了人们的极大关注。

第一台计算机ENIAC诞生起，可靠性设计就是系统的严重挑战，容错技术就一直用来提高系统的可靠性.传统的方法是采用三模冗余（triple modular redundancy，TMR）解决处理器的瞬态故障，利用三种相同的处理系统来完成对系统错误的识别与处理，即采用三种同构系统来完成系统的容错，当三种同构处理系统执行应用程序完成时，通过仲裁器判断，采用多数一致原则，当有两者一致时，把不一致的第三个模块执行错误结果屏蔽，同时把第三个模块同步到另外两个模块一致的状态，然后三个模块又从一致状态执行下一任务。

发明内容

本发明的目的是提供一种实现容错功能的异构多核处理器组织结构，本发明是为了解决传统的三模冗余在解决处理器瞬态故障时效率低下，功耗较高的缺点，是一种面向异构多核处理器结构的基于竞争机制的高性能低功耗调度方法及实现结构。

本发明解决其技术问题所采用的技术方案是：一种实现容错功能的异构多核处理器组织结构，其特征在于：所述的异构多核处理器组织结构由PISA，ARM1、ARM2组成三个内核；

其中ARM1与ARM2采用指令集相同，不同的性能配置；整体结构分为三个层次：应用级、内核级、系统调用级；每个内核有本地存储，共享内存，每个核通过共享内存的方式相互通信，在执行任务时，每一个阶段开始时，每个内核相同的任务，

在每一个T时刻结束时，每个核的执行任务的速度因而会有所不同，每隔时间T，同步一次，选取执行任务较快的节点作为同步标准，而不需要等三个节点都执行完才可以同步，当前系统执行到T时刻时，到了同步的时刻T，由于每个核的当前执行任务的速度不一致，如果核C的机构与当前执行的任务最匹配，执行最快，内核C会把执行结果存储到相关寄存器或者存储单元中，其他落后的两个核则抛弃尚未执行完的任务，而接受C核的执行结果，当前时刻采用C核的任务作为下一次任务开始的起点，而不在等待最慢的A，B核执行完之后再开始，这样当任务进入到下一阶段时，三个内核又可以从同一状态开始执行，能够充分发挥不同的内核的特点，与任务相匹配的内核会又会再次领先，然后再执行同步，直到任务执行完成。

设置的同步时间T需要根据实际来确定，如果过大，会造成与当前任务较为匹配的内核会遥遥领先，从而失去竞争机制的作用，如果过小，会产生同步次数过多，效率低下。与当前任务不匹配的内核，由于接受了较快的核执行结果，而直接终止当前尚未执行完成的任务，这在一定程度上也降低了系统的功耗。由于内核间传递数据的延迟对性能影响较大，因此各个核之间结构的设计需要尽可能减少总线间传递的延迟。

当被执行时，如果不采用措施进行容错，会出现严重错误，任务的执行坚决不能出错，如果出错，那么整个应用的执行都会发生错误，甚至导致系统崩溃，因此本文提出了一个可执行的方案，在任务容错与系统性能做一个平衡，在保证系统具有容错功能的基础上，实现执行应用，

该系统所要解决的计算任务可以定义为有向无环图DAG，可以表示为DAG=( V,E,A,T)，其中V={v0,v1,……vn }表示子任务的集合，E={eij}表示边的集合，A={a0,a1,…，an}表示任务是否具有容错属性，ai={0,1}, 其中ai=1表示任务具有容错属性(resilienttask))，ai=0表示任务对错误敏感(sensitive task)，不具备容错属性；T={t0,t1,…tn},ti表示每个任务执行的可靠性阈值Reliability_ threshold，作为任务执行是否满足的依据。

本发明的有益效果：对于这种同构三模冗余执行过程主要采用的是空间冗余换取处理器系统可靠性，对于任何类型的任务都是在三个同构系统模块上执行三次，效率低下，功耗较高，不能充分利用任务多样性的特点，这与提倡高性能计算的当代社会的要求格格不入，考虑到异构系统在面对不同类型任务能表现出不同的高效执行效率，因此，提出面向异构系统的容错系统的高性能调度方案，在实现系统容错的同时又提高了系统执行任务的效率，实现系统的高性能容错。

以下将结合附图和实施例，对本发明进行较为详细的说明。

附图说明

图1为该系统竞争工作各核执行的状态示意图。

图2为该系统的执行任务流程图。

图3为该系统的异构多核组织结构的框架结构图。

图4为执行效率对比数据结构图。

图5为注入错误后各种容错算法执行效率数据对比结构示意图。

图6为注入错误后各种容错算法执行功耗对比数据结构示意图。

具体实施方式

实施例1，如图3所示， 主要是为介绍本系统三模冗余的机制的方便，选用三个核，在实际的芯片中应该多于三个核。每一个核都可以单独执行任务，可以相互通信，在设置的每个时间段，每个核通过总线都可以把执行结果广播给其他核，也可以接收其他核的执行结果。

在本专利里提出的面向异构多核系统的竞争的容错机制中，执行状态如图2所示，由于执行任务的不同，在每一个T时刻结束时，每个核的执行任务的速度因而会有所不同，每隔时间T，同步一次，选取执行任务较快的节点作为同步标准，而不需要等三个节点都执行完才可以同步，这改变了以往执行快的单核等待落后单核的效率低下的缺点。采用的设计思路如下：当前系统执行到T时刻时，到了同步的时刻T，此时各个核执行的状态如图1所示，由于每个核的当前执行任务的速度不一致，假如核C的机构与当前执行的任务最匹配，所以执行最快，内核C会把执行结果存储到相关寄存器或者存储单元中，其他落后的两个核则抛弃尚未执行完的任务，而接受C核的执行结果，所以在当前时刻采用C核的任务作为下一次任务开始的起点，而不在等待最慢的A，B核执行完之后再开始，这样当任务进入到下一阶段时，三个内核又可以从同一状态开始执行，能够充分发挥不同的内核的特点，与任务相匹配的内核会又会再次领先，然后再执行同步，直到任务执行完成，因此执行任务所体现出来的性能可以得到很高的提升。

在这种方案的执行过程中，设置的同步时间T需要根据实际来确定，如果过大，会造成与当前任务较为匹配的内核会遥遥领先，从而失去竞争机制的作用，如果过小，会产生同步次数过多，效率低下。与当前任务不匹配的内核，由于接受了较快的核执行结果，而直接终止当前尚未执行完成的任务，这在一定程度上也降低了系统的功耗。由于内核间传递数据的延迟对性能影响较大，因此各个核之间结构的设计需要尽可能减少总线间传递的延迟，这属于细粒度的范围，不在本专利讨论的范围中，因此不做叙述。

竞争机制执行算法流程描述如下：

算法1，名称：竞争机制的算法CA (Competitive algorithm)

输入：系统三个模块输入动态任务流中的任务Ti

输出：系统输出结果Result

Step1:设置预期定时检测同步时间T；

Step2:如果执行时间达到预期值，

Step2.1分别保存每个内核的执行结果Result_i；

Step2.2:比较每个核的执行结果，保留当前最快的执行结果；

Step2.3:把最快的执行结果同步到每个核，作为下一阶段执行的初始阶段；

Step3:如果执行时间未达到预期值，则每个核继续执行当前任务；

Step4:调到Step2继续执行。

基于竞争机制的异构多核调度方案

在大数据时代，各个领域大量的应用程序具有一定的容错性。应用程序的容错性是指，即使该应用程序中的某些计算不是以100%的准确率执行的，最后的输出仍然在可接受的范围内。这样的应用程序存在于许多领域中，如数字信号处理，图像、音频和视频处理，无线传输，网页搜索，数据分析等。在一个应用程序中，由于不同数据和控制流的属性，不同的任务本身具有不同程度的容错能力，但是也存在一些对错误敏感的控制流任务，当被执行时，如果不采用措施容错的话，可能会出现严重错误，这些任务的执行坚决不能出错，如果出错，那么整个应用的执行都会发生错误，甚至导致系统崩溃，因此本文提出了一个可执行的方案，在任务容错与系统性能做一个平衡，在保证系统具有容错功能的基础上，实现高效的执行应用，使得系统具有更高的性能。

定义 系统所要解决的计算任务可以定义为有向无环图DAG，可以表示为DAG=( V,E,A,T)，其中V={v0,v1,……vn }表示子任务的集合，E={eij}表示边的集合，A={a0,a1,…，an}表示任务是否具有容错属性，ai={0,1}, 其中ai=1表示任务具有容错属性(resilienttask))，ai=0表示任务对错误敏感(sensitive task)，不具备容错属性。T={t0,t1,…tn},ti表示每个任务执行的可靠性阈值Reliability_ threshold，作为任务执行是否满足的依据。具体计算任务流如图2所示。

首先我们计算系统的可靠性R(t)如果高于预定标准，然后对于具有自身具有容错性任务来说，我们采用竞争性机制来执行，在每一个固定检测时间T结束时，以最快的执行结果作为输出，检查执行结果是否达到阈值，如果没有达到既定要求，我们对这个任务采用三模冗余的方案再次执行；对于自身不具有容错功能的控制流的关键性任务来说，我们直接采用三模冗余机制来执行，这样就达到了容错目的，同时也利用充分利用异构多核的特点，提高了计算任务的执行效率。具体实现过程如算法如下所示。

算法2，名称：考虑容错的面向异构多核的任务执行算法TEAHFT (Task ExecutionAlgorithm for Heterogeneous multicore Considering Fault Tolerant）

输入：任务流V

输出：系统每一个任务Vi的执行结果

Step1:初始化任务可靠性阈值，内核的可靠度；

Step2:按照算法2检测每个内核的可靠度，如果达不到预期值，则说明内核模块故障多，弃用；

Step3：把当前任务按照DAG方法划分为任务流（v0,v1,…，vn）,包含不具有容错的敏感任务和具有容错功能的有弹性任务；

Step4：执行任务流vi;

Step5: 如果vi为敏感性任务，则执行三模冗余调度算法TMRA(vi);

Step6:如果vi为弹性任务，则执行竞争机制算法CA(vi);

Step6.1:如果执行结果未达到可靠性阈值，则对当前任务vi重新按照执行TMRA(vi);

Step7:保存当前任务vi执行结果result_i;

Step8:把结果result_i同步到另外另外两个内核，作为下一状态任务的工作初始状态；

Step9:如果任务流没有执行结束，则跳转到Step4继续执行；否则结束；

通过对比三模冗余，主副版本容错方法，分别取SPEC2000整型测试程序，MediaBench中的G.721应用与规模为500的测试程序，执行效率对比如图4所示，执行性能平均提高18.6%，为了说明系统发生错误时的系统执行效率，我们分别往每种应用中注入100,1000,5000错误时，本发明的方法与三模冗余，主副版本容错具有相近的容错效果，如图5所示，但是执行效率上，本发明的方法比前两种平均提高9.7%，当只注入100个错误时，平均性能提高14.5%；为了说明本发明的功耗优势，注入错误后，功耗对比如图6所示，功耗降低28%。

以上所述仅为本发明的实施过程而已，并不用以限制本发明，对于处理器内核的选用不作强制，凡在本发明的思想和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化，皆应属本发明权利要求的涵盖范围。

Claims (2)

1.一种实现容错功能的异构多核处理器组织结构，其特征在于：所述的异构多核处理器组织结构由PISA，ARM1、ARM2组成三个内核；

其中ARM1与ARM2采用指令集相同，不同的性能配置；整体结构分为三个层次：应用级、内核级、系统调用级；每个内核有本地存储，共享内存，每个核通过共享内存的方式相互通信，在执行任务时，每一个阶段开始时，每个内核执行相同的任务，

Step1:初始化任务可靠性阈值，内核的可靠度；Step2:检测每个内核的可靠度，如果达不到预期值，则说明内核模块故障多，弃用；Step3：把当前任务按照DAG方法划分为任务流（v0,v1,…，vn）,包含不具有容错的敏感任务和具有容错功能的有弹性任务；Step4：执行任务vi;Step5: 如果vi为敏感性任务，则执行三模冗余调度算法TMRA(vi);Step6:如果vi为弹性任务，则执行竞争机制算法CA(vi);Step6.1:如果执行结果未达到可靠性阈值，则对当前任务vi重新按照执行TMRA(vi);Step7:保存当前任务vi执行结果result_i;Step8:把结果result_i同步到另外两个内核，作为下一状态任务的工作初始状态；Step9:如果任务流没有执行结束，则跳转到Step4继续执行；否则结束；所述竞争机制算法为：Step1:设置预期定时检测同步时间T；Step2:如果执行时间达到预期值，Step2.1分别保存每个内核的执行结果Result_i；Step2.2:比较每个核的执行结果，保留当前最快的执行结果；Step2.3:把最快的执行结果同步到每个核，作为下一阶段执行的初始阶段；Step3:如果执行时间未达到预期值，则每个核继续执行当前任务；Step4:调到Step2继续执行；

在每一个T时刻结束时，每个核的执行任务的速度会有所不同，每隔时间T，同步一次，选取执行任务较快的节点作为同步标准，而不需要等三个节点都执行完才可以同步，当前系统执行到T时刻时，到了同步的时刻T，由于每个核的当前执行任务的速度不一致，核C的机构与当前执行的任务最匹配，执行最快，内核C会把执行结果存储到相关寄存器或者存储单元中，其他落后的两个核则抛弃尚未执行完的任务，而接受C核的执行结果，当前时刻采用C核的任务作为下一次任务开始的起点，而不在等待最慢的A，B核执行完之后再开始，这样当任务进入到下一阶段时，三个内核又可以从同一状态开始执行，能够充分发挥不同的内核的特点，与任务相匹配的内核又会再次领先，然后再执行同步，直到任务执行完成；

设置的同步时间T需要根据实际来确定，如果过大，会造成与当前任务较为匹配的内核会遥遥领先，从而失去竞争机制的作用，如果过小，会产生同步次数过多，效率低下,与当前任务不匹配的内核，由于接受了较快的核执行结果，而直接终止当前尚未执行完成的任务，这在一定程度上也降低了系统的功耗,由于内核间传递数据的延迟对性能影响较大，因此各个核之间结构的设计需要尽可能减少总线间传递的延迟；

当被执行时，如果不采用措施容错的条件，会出现严重错误，任务的执行坚决不能出错，如果出错，那么整个应用的执行都会发生错误，甚至导致系统崩溃，因此本文提出了一个可执行的方案，在任务容错与系统性能做一个平衡，在保证系统具有容错功能的基础上，实现执行应用。

2.根据权利要求1所述的实现容错功能的异构多核处理器组织结构，其特征在于：该系统所要解决的计算任务可以定义为有向无环图DAG，可以表示为DAG=( V,E,A,T)，其中V={v0,v1,……vn }表示子任务的集合，E={eij}表示边的集合，A={a0,a1,…，an}表示任务是否具有容错属性，ai={0,1}, 其中ai=1表示任务具有容错属性，ai=0表示任务对错误敏感，不具备容错属性；T={t0,t1,…tn}, ti表示每个任务执行的可靠性阈值Reliability_threshold，作为任务执行是否满足的依据。

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