CN108881829A - 一种视频传输的方法及系统 - Google Patents

Abstract

本发明公开了一种视频传输方法，包括：无线摄像头采集视频，并将采集到的视频流数据通过PAL制式发送至移动终端；所述移动终端通过内置的2.4GHz接收芯片接收所述采集到的视频流数据，并将所述视频流数据透发至所述移动终端内置的视频信号处理器；所述视频信号处理器对所述视频流数据进行PAL制式解码，并进行GAMMA校准，将解码之后的视频流数据通过DVP接口，按照YUV422编码格式将所述校准之后的视频流数据输出至接口转换芯片；所述接口转换芯片接收所述校准之后的视频流数据，将所述视频流进行解码，并通过MIPICSI‑2接口输出至中央处理器CPU；所述CPU通过驱动程序将所述YUV422编码格式的视频流数据进行RGB转码，并将所述视频流数据进行逐帧识别，输出至应用层以显示所述视频。

Description

一种视频传输的方法及系统

技术领域

本发明属于通信技术领域，具体地，涉及一种视频传输的方法及系统。

背景技术

移动终端，例如手机、平板电脑等无线通信设备，是目前应用的主流设备。目前的移动终端可实现内置的摄像头模块实现视频的捕捉及显示，同时也可以采用无线信令交互协议，与外围摄像头设备实现视频流的数据传输与交互，最典型的应用即通过无线通信芯片实现异地摄像头与本地终端的拍摄及传输等控制交互。

然而，目前的移动终端设备与无线摄像头均采用主流的通信协议，例如WI-FI、蓝牙等通信协议实现互传，却缺少相关特定格式的定制化移动终端与无线摄像头进行通信的协议，例如，通过低成本的PAL制式实现定制化的移动终端与无线摄像头进行设备互传。

发明内容

本发明提供了一种视频传输的方法及系统，解决了现有技术中无法使用特定格式的定制化移动终端与无线摄像头进行通信的问题。

为了实现上述目的，本发明实施例提供了一种视频传输的方法，包括：

无线摄像头采集视频，并将采集到的视频流数据通过PAL制式发送至移动终端；

所述移动终端通过内置的2.4GHz接收芯片接收所述采集到的视频流数据，并将所述视频流数据透发至所述移动终端内置的视频信号处理器；

所述视频信号处理器对所述视频流数据进行PAL制式解码，并进行GAMMA校准，将解码之后的视频流数据通过DVP接口，按照YUV422编码格式将所述校准之后的视频流数据输出至接口转换芯片；

所述接口转换芯片接收所述校准之后的视频流数据，将所述视频流进行解码，并通过MIPICSI-2接口输出至中央处理器CPU；

所述CPU通过驱动程序将所述YUV422编码格式的视频流数据进行RGB转码，并将所述视频流数据进行逐帧识别，输出至应用层以显示所述视频。

可选地，所述视频信号处理器包括场同步信号VSYNC模块、行同步信号HSYNC模块、帧指示信号FID模块、场消隐信号VBLK模块及FIFO寄存器，其中，当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器将所述视频流数据传输按行至FIFO寄存器，当所述FIFO寄存器数据满时，所述视频信号处理器将所述FIFO寄存器存储的视频流数据按帧发送至所述接口转换芯片。

可选地，若所述HSYNC信号时序异常，则在所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述FIFO寄存器中的一行或多行视频流数据为半行数据，数据校验失败，则所述方法还包括：

将所述视频信号处理器的VBLK信号代替所述视频信号处理器的VSYNC信号，并将所述VBLK信号接入至所述接口转换芯片的场同步信号，以控制所述接口转换芯片接收所述视频流数据的时序；

调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据。

可选地，调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据，包括：

将所述VBLK的起始位VBLK START及结束位VBLK STOP置于奇数行。

可选地，当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器将所述视频流数据传输按行至FIFO寄存器，包括：

启动FIFO delay定时器，当所述定时器触发时，所述寄存器以预设速度采集DVP数据口的数据。

本发明实施例还提供了一种视频传输的系统，所述系统包括：

无线摄像头，用于采集视频，并将采集到的视频流数据通过PAL制式发送至移动终端；

所述移动终端，具备PCB板，以及置于所述PCB板上的2.4GHz接收芯片、视频信号处理器、接口转换芯片及CPU，其中所述2.4GHz接收芯片与所述视频信号处理器通过CVBS接口相连，所述视频信号处理器与所述接口转换芯片通过DVP接口相连，所述接口转换芯片与CPU通过CSI-2接口相连，且所述视频信号处理器与所述接口转换芯片通过I2C总线固定于所述移动终端PCB板上，其中，

所述2.4GHz接收芯片用于接收所述无线摄像头采集到的视频流数据，并将所述视频流数据透发至所述视频信号处理器；

所述视频信号处理器用于对所述视频流数据进行PAL制式解码，并进行GAMMA校准，将解码之后的视频流数据通过DVP接口，按照YUV422编码格式将所述校准之后的视频流数据输出至接口转换芯片；

所述接口转换芯片用于接收所述校准之后的视频流数据，将所述视频流进行解码，并通过CSI-2接口输出至中央处理器CPU；

所述CPU用于通过驱动程序将所述YUV422编码格式的视频流数据进行RGB转码，并将所述视频流数据进行逐帧识别，输出至应用层以显示所述视频。

可选地，所述视频信号处理器包括场同步信号VSYNC模块、行同步信号HSYNC模块、帧指示信号FID模块、场消隐信号VBLK模块及FIFO寄存器，其中，当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器用于将所述视频流数据传输按行至FIFO寄存器，当所述FIFO寄存器数据满时，所述视频信号处理器用于将所述FIFO寄存器存储的视频流数据按帧发送至所述接口转换芯片。

可选地，若所述HSYNC信号时序异常，则在所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述FIFO寄存器中的一行或多行视频流数据为半行数据，数据校验失败，则所述视频信号处理器还用于：

将所述视频信号处理器的VBLK信号代替所述视频信号处理器的VSYNC信号，并将所述VBLK信号接入至所述接口转换芯片的场同步信号，以控制所述接口转换芯片接收所述视频流数据的时序；

调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据。

可选地，所述视频信号处理器用于调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据，包括：

将所述VBLK的起始位VBLK START及结束位VBLK STOP置于奇数行。

可选地，当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器用于将所述视频流数据传输按行至FIFO寄存器，包括：

启动FIFO delay定时器，当所述定时器触发时，所述寄存器以预设速度采集DVP数据口的数据。

本发明实施例的方法及装置具有下列优点：

本发明实施例中，通过在移动终端设置接收芯片、视频信号处理器及接口转换芯片，将视频流数据进行PAL格式的编解码处理，满足定制化手机与无线摄像头的通信，增加了通信渠道，并有效利用了现有的PAL制式格式配置，成本降低，且用户体验提升。

附图说明

图1是本发明实施例中视频传输的方法流程示意图；

图2是本发明实施例中正常视频传输的示波器显示示意图；

图3是本发明实施例中异常视频传输的示波器显示示意图；

图4是本发明实施例中FIFO寄存器在正常和异常状态下视频流数据存储示意图；

图5是本发明实施例中半行数据出现时信号时序图；

图6是本发明实施例中视频传输系统组成结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

实施例一

为达到以上目的，如图1所示，本发明公开了一种视频传输的方法，包括：

S101、无线摄像头采集视频，并将采集到的视频流数据通过PAL制式发送至移动终端；

S102、所述移动终端通过内置的2.4GHz接收芯片接收所述采集到的视频流数据，并将所述视频流数据透发至所述移动终端内置的视频信号处理器；

S103、所述视频信号处理器对所述视频流数据进行PAL制式解码，并进行GAMMA校准，将解码之后的视频流数据通过DVP接口，按照YUV422编码格式将所述校准之后的视频流数据输出至接口转换芯片；

其中，所述视频信号处理器包括场同步信号VSYNC模块、行同步信号HSYNC模块、帧指示信号FID模块、场消隐信号VBLK模块及FIFO寄存器，其中，当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器将所述视频流数据传输按行至FIFO寄存器，当所述FIFO寄存器数据满时，所述视频信号处理器将所述FIFO寄存器存储的视频流数据按帧发送至所述接口转换芯片。

当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器将所述视频流数据传输按行至FIFO寄存器，包括：

启动FIFO delay定时器，当所述定时器触发时，所述寄存器以预设速度采集DVP数据口的数据。

若所述HSYNC信号时序异常，则在所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述FIFO寄存器中的一行或多行视频流数据为半行数据，数据校验失败，则所述方法还包括：

将所述视频信号处理器的VBLK信号代替所述视频信号处理器的VSYNC信号，并将所述VBLK信号接入至所述接口转换芯片的场同步信号，以控制所述接口转换芯片接收所述视频流数据的时序；

调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据。

需要说明的是，调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据，包括：

将所述VBLK的起始位VBLK START及结束位VBLK STOP置于奇数行。

本发明实施例中，视频信号处理器可选用目前市面上常用的视频信号处理器，例如TI公司的TVP5151，该芯片功能强大，而接口转换芯片则可以选用TOSHIBA公司的TC358746AXGB，其主要功能在于接口转换，即DVP和MIPICSI-2接口间进行转换。

在本发明实施例中，由于芯片选型及定制化格式的问题，会导致视频信号处理器与接口转换芯片在通信的过程中CPU收不到完整的图像帧，导致摄像头卡死。在进一步检测其原因后，是由于CSI-2数据帧不完整而导致。

为了使本领域技术领域人员更好更深入地理解本发明构思，下面将具体介绍技术问题发现过程及解决思路，有助于本申请实施例对创造性判断提供帮助：

由于上述CPU收不到完整的图像帧，需采用示波器对视频芯片进行几个关键输出引脚的信号检测，本申请实施例中，设置了三个检测点，第一个点设置在2.4GHz视频信号接收芯片与视频信号处理器之间，第二个点设置在视频信号处理器与接口转换芯片之间，第三个点设置在接口转换芯片与CPU之间。通过对上述三个点进行检测，第一个点正常，第二要测试几个关键输出引脚：

VSYNC：场同步信号引脚—测试正常；

HSYNC：行同步信号引脚—测试正常；

FID：帧指示信号，用于指示奇偶场(高/低电平对应奇/偶数场)--测试正常；

VBLK：场的消隐信号—测试正常。

综上，第二个测试点正常；

第三个测试点由于MIPICSI-2的高速和数据为差分信号，故只能观察到大致情况。还需要进行详细排查。

本申请实施例中，通过示波器对视频信号处理器和接口转换芯片进行观测，图2是二者输出信号正常的示波器显示情况，以图2为例，示波器1通道和2通道为接口转换芯片的一对差分信号，当数据传输时，差分信号会被拉低，图2中每被拉低一次代表正在传输一行数据；3通道为视频信号处理器的HSYNC信号，当行数据传输时，HSYNC拉低；4通道为视频信号处理器的VSYNC信号，当场数据传输时，VSYNC拉低(在PAL制式中，一帧数据为2个场数据)。图3为实际传输过程中的错误时序显示情况，示波器1-4通道与图2的1-4通道相同，然而，1通道的CSI-2在传输过程中，第三个YSYNC出现时，CSI-2出现了三行数据，且后面的行数据都提前了。因此，这里出现的三行数据在CPU端会出现行序号不正确，CSI-2在接收每行数据时，对数据进行CRC校验，如果校验不通过的行会被丢弃，不会被加载到图像帧中，因此，CPU在接收一段时间后发现一帧的行数在超时定时器到来时，一帧数据的行数还未被填满就上报错误。因此，此时可定位其技术问题在于：视频信号处理器与接口转换芯片在时序上不匹配。

因此，需要确认一个新问题，是什么原因导致上述芯片在时序上不匹配。对于接口转换芯片而言，该芯片内部有FIFO缓冲器(寄存器)，该FIFO寄存器以行为单位放置数据，行的宽度和DVP输入的速率由独立的时钟寄存器控制。CSI-2输出的速率同样会以自身的时钟寄存器控制。

其中，该芯片的行数据放置规则为：以HSYNC拉低为启动条件，启动FIFODelay定时器，当定时器触发时，开始以固定的速度采集DVP数据口的数据，并将接收到每一行数据向FIFO中放置。

该芯片的帧数据放置规则：VSYNC为低时，行数据被放置在FIFO寄存器中，当VSYNC拉高时，场数据将开启新的帧。FIFO寄存器数据满时，帧数据将会发送出去。

综上，根据该接口转换芯片的原理，只有VSYNC有效期间，每一帧数据都放入到FIFO中，HSYNC有效期间，MIPI的行数据才被完整发送出去。此时数据帧才能保证完整。如果期间出现提前到达的HSYNC信号或滞后的HSYNC会导致FIFO寄存器的每一行数据在FIFO的行当为中填不满，会出现半行数据，半行数据会导致连锁反应，行数据检验不通过。如图4所示，左图为FIFO寄存器接收数据正确的情形，右图为FIFO寄存器接收数据错误的情形。该FIFO寄存器接收数据错误将会导致图3中示波器显示异常。

而半行数据出现，则是因为定制化格式带来的问题，在本发明实施例中，视频源的编码是采用电视编码，PAL-N制式。PAL-N制式中，一行数据为864个像素，其中，一行实际的有效数据为720个像素，而720-864个数据为行消隐时间。而一帧有625行，像素时钟为13.5MHz。而一帧数据要分为两场传输(即一帧数据为2个场数据)，那么每场的行数为625/2＝312.5行。因此此时会出现半行数据。如图5所示，PAL-N在313.5的时候进行了VSYNC拉高，出现了半行数据。

综上所述，在本发明实施例中，通过申请人创造性地、独立地思考，定位出该技术问题的存在(发现该技术问题、提炼该技术问题对于本领域技术人员而言本身就具备一定的创造性)，从而产生了解决思路，即上述提及的将VBLK场消隐信号代替VSYNC信号，通过修改硬件连接关系，将视频信号处理器的VBLK信号直接接入至接口转换芯片的VSYNC信号输入脚，从而替代了视频信号处理器的VSYNC信号，并修改该VBLK时序(视频信号处理器的VSYNC时序不可修改)，可规避该半行数据的出现。而解决思路本身即克服了对于该问题的技术偏见，理由如下：

对于视频信号处理器与接口转换芯片在时序上不匹配这一问题，通常会采用独立的芯片去修改VSYNC的时序，使得VSYNC时序动态可调节，然而，增加独立的芯片(例如单片机)必然会增加相应的成本。而本申请创造性地提出了一种新的解决思路，直接采用VBLK(VBLK为场消隐信号，用于指示哪些行是有效数据，但在接口转换芯片中不检查VBLK，而是通过FIFODelay来决定哪些是有效数据，因此接口转换芯片并不需要也无必要VBLK的输入引脚)代替VSYNC信号。降低了成本，并有效地保证了帧数据的正确传输。

S104、所述接口转换芯片接收所述校准之后的视频流数据，将所述视频流进行解码，并通过MIPICSI-2接口输出至中央处理器CPU；

S105、所述CPU通过驱动程序将所述YUV422编码格式的视频流数据进行RGB转码，并将所述视频流数据进行逐帧识别，输出至应用层以显示所述视频。

实施例二

如图6所示，本申请实施例中提供了一种视频传输系统20，包括：

无线摄像头21，用于采集视频，并将采集到的视频流数据通过PAL制式发送至移动终端；

所述移动终端22，具备PCB板221，以及置于所述PCB板上的2.4GHz接收芯片222、视频信号处理器223、接口转换芯片224及CPU225，其中所述2.4GHz接收芯片222与所述视频信号处理器223通过CVBS接口相连，所述视频信号处理器223与所述接口转换芯片224通过DVP接口相连，所述接口转换芯片224与CPU225通过CSI-2接口相连，且所述视频信号处理器与所述接口转换芯片通过I2C总线固定于所述移动终端PCB板221上，其中，

所述2.4GHz接收芯片222用于接收所述无线摄像头采集到的视频流数据，并将所述视频流数据透发至所述视频信号处理器；

所述视频信号处理器223用于对所述视频流数据进行PAL制式解码，并进行GAMMA校准，将解码之后的视频流数据通过DVP接口，按照YUV422编码格式将所述校准之后的视频流数据输出至接口转换芯片；

其中，所述视频信号处理器223包括场同步信号VSYNC模块、行同步信号HSYNC模块、帧指示信号FID模块、场消隐信号VBLK模块及FIFO寄存器，其中，当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器用于将所述视频流数据传输按行至FIFO寄存器，当所述FIFO寄存器数据满时，所述视频信号处理器用于将所述FIFO寄存器存储的视频流数据按帧发送至所述接口转换芯片。

当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器用于将所述视频流数据传输按行至FIFO寄存器，包括：

启动FIFO delay定时器，当所述定时器触发时，所述寄存器以预设速度采集DVP数据口的数据。

若所述HSYNC信号时序异常，则在所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述FIFO寄存器中的一行或多行视频流数据为半行数据，数据校验失败，则所述视频信号处理器还用于：

将所述视频信号处理器的VBLK信号代替所述视频信号处理器的VSYNC信号，并将所述VBLK信号接入至所述接口转换芯片的场同步信号，以控制所述接口转换芯片接收所述视频流数据的时序；

调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据。

其中，所述视频信号处理器用于调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据，具体为：

将所述VBLK的起始位VBLK START及结束位VBLK STOP置于奇数行。

所述接口转换芯片224用于接收所述校准之后的视频流数据，将所述视频流进行解码，并通过CSI-2接口输出至中央处理器CPU；

所述CPU225用于通过驱动程序将所述YUV422编码格式的视频流数据进行RGB转码，并将所述视频流数据进行逐帧识别，输出至应用层以显示所述视频。

应理解，在本申请的各种实施例中，各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的模块及方法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置、装置和模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

本说明书的各个部分均采用递进的方式进行描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点介绍的都是与其他实施例不同之处。尤其，对于装置和装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例部分的说明即可。

最后，需要说明的是：以上所述仅为本申请技术方案的较佳实施例而已，并非用于限定本申请的保护范围。显然，本领域技术人员可以对本申请进行各种改动和变型而不脱离本申请的范围。倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种视频传输的方法，其特征在于，包括：

无线摄像头采集视频，并将采集到的视频流数据通过PAL制式发送至移动终端；

所述移动终端通过内置的2.4GHz接收芯片接收所述采集到的视频流数据，并将所述视频流数据透发至所述移动终端内置的视频信号处理器；

所述视频信号处理器对所述视频流数据进行PAL制式解码，并进行GAMMA校准，将解码之后的视频流数据通过DVP接口，按照YUV422编码格式将所述校准之后的视频流数据输出至接口转换芯片；

所述接口转换芯片接收所述校准之后的视频流数据，将所述视频流进行解码，并通过MIPICSI-2接口输出至中央处理器CPU；

所述CPU通过驱动程序将所述YUV422编码格式的视频流数据进行RGB转码，并将所述视频流数据进行逐帧识别，输出至应用层以显示所述视频。

2.根据权利要求1所述的方法，其特征在于，所述视频信号处理器包括场同步信号VSYNC模块、行同步信号HSYNC模块、帧指示信号FID模块、场消隐信号VBLK模块及FIFO寄存器，其中，当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器将所述视频流数据传输按行至FIFO寄存器，当所述FIFO寄存器数据满时，所述视频信号处理器将所述FIFO寄存器存储的视频流数据按帧发送至所述接口转换芯片。

3.根据权利要求2所述的方法，其特征在于，若所述HSYNC信号时序异常，则在所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述FIFO寄存器中的一行或多行视频流数据为半行数据，数据校验失败，则所述方法还包括：

将所述视频信号处理器的VBLK信号代替所述视频信号处理器的VSYNC信号，并将所述VBLK信号接入至所述接口转换芯片的场同步信号，以控制所述接口转换芯片接收所述视频流数据的时序；

调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据。

4.根据权利要求3所述的方法，其特征在于，调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据，包括：

将所述VBLK的起始位VBLK START及结束位VBLK STOP置于奇数行。

5.根据所述2所述的方法，其特征在于，当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器将所述视频流数据传输按行至FIFO寄存器，包括：

启动FIFO delay定时器，当所述定时器触发时，所述寄存器以预设速度采集DVP数据口的数据。

6.一种视频传输的系统，其特征在于，所述系统包括：

无线摄像头，用于采集视频，并将采集到的视频流数据通过PAL制式发送至移动终端；

所述移动终端，具备PCB板，以及置于所述PCB板上的2.4GHz接收芯片、视频信号处理器、接口转换芯片及CPU，其中所述2.4GHz接收芯片与所述视频信号处理器通过CVBS接口相连，所述视频信号处理器与所述接口转换芯片通过DVP接口相连，所述接口转换芯片与CPU通过CSI-2接口相连，且所述视频信号处理器与所述接口转换芯片通过I2C总线固定于所述移动终端PCB板上，其中，

所述2.4GHz接收芯片用于接收所述无线摄像头采集到的视频流数据，并将所述视频流数据透发至所述视频信号处理器；

所述视频信号处理器用于对所述视频流数据进行PAL制式解码，并进行GAMMA校准，将解码之后的视频流数据通过DVP接口，按照YUV422编码格式将所述校准之后的视频流数据输出至接口转换芯片；

所述接口转换芯片用于接收所述校准之后的视频流数据，将所述视频流进行解码，并通过CSI-2接口输出至中央处理器CPU；

所述CPU用于通过驱动程序将所述YUV422编码格式的视频流数据进行RGB转码，并将所述视频流数据进行逐帧识别，输出至应用层以显示所述视频。

7.根据权利要求6所述的系统，其特征在于，所述视频信号处理器包括场同步信号VSYNC模块、行同步信号HSYNC模块、帧指示信号FID模块、场消隐信号VBLK模块及FIFO寄存器，其中，当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器用于将所述视频流数据传输按行至FIFO寄存器，当所述FIFO寄存器数据满时，所述视频信号处理器用于将所述FIFO寄存器存储的视频流数据按帧发送至所述接口转换芯片。

8.根据权利要求7所述的系统，其特征在于，若所述HSYNC信号时序异常，则在所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述FIFO寄存器中的一行或多行视频流数据为半行数据，数据校验失败，则所述视频信号处理器还用于：

将所述视频信号处理器的VBLK信号代替所述视频信号处理器的VSYNC信号，并将所述VBLK信号接入至所述接口转换芯片的场同步信号，以控制所述接口转换芯片接收所述视频流数据的时序；

调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据。

9.根据权利要求8所述的系统，其特征在于，所述视频信号处理器用于调节所述VBLK的时序以规避所述FIFO寄存器出现半行视频流数据，包括：

将所述VBLK的起始位VBLK START及结束位VBLK STOP置于奇数行。

10.根据所述7所述的系统，其特征在于，当所述HSYNC信号至于低电平、且所述VSYNC信号置于低电平时，所述视频信号处理器用于将所述视频流数据传输按行至FIFO寄存器，包括：

启动FIFO delay定时器，当所述定时器触发时，所述寄存器以预设速度采集DVP数据口的数据。