CN108768412A - 一种低延时Viterbi译码方法及系统 - Google Patents

一种低延时Viterbi译码方法及系统 Download PDF

Info

Publication number
CN108768412A
CN108768412A CN201810537097.8A CN201810537097A CN108768412A CN 108768412 A CN108768412 A CN 108768412A CN 201810537097 A CN201810537097 A CN 201810537097A CN 108768412 A CN108768412 A CN 108768412A
Authority
CN
China
Prior art keywords
survivor path
path
low delay
survivor
viterbi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810537097.8A
Other languages
English (en)
Other versions
CN108768412B (zh
Inventor
陈雪松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Foshan Huaxin Weite Technology Co., Ltd
Guangdong Huaxin Weite Integrated Circuit Co ltd
Original Assignee
FOSHAN SYNWIT TECHNOLOGY Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by FOSHAN SYNWIT TECHNOLOGY Co Ltd filed Critical FOSHAN SYNWIT TECHNOLOGY Co Ltd
Priority to CN201810537097.8A priority Critical patent/CN108768412B/zh
Publication of CN108768412A publication Critical patent/CN108768412A/zh
Application granted granted Critical
Publication of CN108768412B publication Critical patent/CN108768412B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0054—Maximum-likelihood or sequential decoding, e.g. Viterbi, Fano, ZJ algorithms

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Artificial Intelligence (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)

Abstract

本发明公开了一种低延时Viterbi译码方法，包括：S1，分支度量计算单元计算卷积码所对应的各分支度量；S2，加比选单元将各分支度量与对应的累计度量相加以得出各当前度量，将数值较小的当前度量所对应的路径作为幸存路径，并将幸存路径所对应的当前度量作为新的累计度量；S3，幸存路径计算单元实时计算每个周期内的幸存路径，经过预设倍数的约束长度之后，所有幸存路径的最高位数据均收敛为同一个解码值，输出所述解码值并把幸存路径的剩余数据依次左移。本发明还公开了一种低延时Viterbi译码系统。采用本发明，通过实时更新幸存路径的方法，可以将延迟减少到5倍的约束长度，从而有效的减少常用的回溯方法所需的延时，提高系统的响应速度。

Description

一种低延时Viterbi译码方法及系统
技术领域
本发明涉及数据通讯技术领域，尤其涉及一种低延时Viterbi译码方法及一种低延时Viterbi译码系统。
背景技术
在数据通讯中，Viterbi译码算法是一种普遍使用的最大似然算法，通过在网格图上找出最大似然的状态转移路径，实现对接收到的信号的纠错译码。
常见的Viterbi译码器通常包括以下三部分：
分支度量计算单元(Branch Metric Unit，BMU)，用于计算接收到的卷积码对应各个分支的度量。
加比选单元(Add Compare Select，ACS)，用于将分支度量和累计度量相加，并选择和较小的路径作为幸存路径，并将这个和作为新的累计度量。
回溯判决单元(Traceback Unit，TBU)，通过从存储的幸存路径中往前回溯，即可得到解码后的信息。
由于回溯需要先存储一定长度的幸存路径数据(通常是10倍的约束长度以上)，才能开始回溯，回溯完成之后，才能开始输出第一个解码数据，所以从解码开始到第一个解码数据输出，至少需要20倍以上的约束长度。因此，对于一些实时性要求很高的应用，这种方法的延迟就难以接受。
发明内容
本发明所要解决的技术问题在于，提供一种低延时Viterbi译码方法及系统，可通过实时更新幸存路径的方法，提高系统的响应速度，具有广泛的适用性。
为了解决上述技术问题，本发明提供了一种低延时Viterbi译码系统，包括：
S1，分支度量计算单元计算卷积码所对应的各分支度量；
S2，加比选单元将各分支度量与对应的累计度量相加以得出各当前度量，将数值较小的当前度量所对应的路径作为幸存路径，并将幸存路径所对应的当前度量作为新的累计度量；
S3，幸存路径计算单元实时计算每个周期内的幸存路径，经过预设倍数的约束长度之后，所有幸存路径的最高位数据均收敛为同一个解码值，输出所述解码值并把幸存路径的剩余数据依次左移。
作为上述方案的改进，所述步骤S2中将数值较小的四个当前度量所对应的路径作为幸存路径。
作为上述方案的改进，所述预设倍数为5倍。
作为上述方案的改进，所述约束长度为3。
作为上述方案的改进，所述周期数量为(预设倍数×约束长度+1)。
相应地，本发明还提供了一种低延时Viterbi译码系统，包括：分支度量计算单元，用于计算卷积码所对应的各分支度量；加比选单元，用于将各分支度量与对应的累计度量相加以得出各当前度量，将数值较小的当前度量所对应的路径作为幸存路径，并将幸存路径所对应的当前度量作为新的累计度量；幸存路径计算单元，用于实时计算每个周期内的幸存路径，经过预设倍数的约束长度之后，所有幸存路径的最高位数据均收敛为同一个解码值，输出所述解码值并把幸存路径的剩余数据依次左移。
作为上述方案的改进，所述加比选单元将数值较小的四个当前度量所对应的路径作为幸存路径。
作为上述方案的改进，所述预设倍数为5倍。
作为上述方案的改进，所述约束长度为3。
作为上述方案的改进，所述周期数量为(预设倍数×约束长度+1)。
实施本发明，具有如下有益效果：
本发明引入新的幸存路径计算单元以替换现有回溯判决单元。幸存路径计算单元实时计算每个周期内的幸存路径，经过预设倍数的约束长度之后，所有幸存路径的最高位数据均收敛为同一个解码值，输出所述解码值并把幸存路径的剩余数据依次左移。因此，再经多次计算后，可连续输出解码数据，从而有效的减少常用的回溯方法所需的延时，提高系统的响应速度，具有广泛的适用性。
附图说明
图1是本发明低延时Viterbi译码方法的流程图；
图2是本发明低延时Viterbi译码方法在t2时刻的状态示意图；
图3是本发明低延时Viterbi译码方法在t3时刻的状态示意图；
图4是本发明低延时Viterbi译码方法在t4时刻的状态示意图；
图5是本发明低延时Viterbi译码系统的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述。仅此声明，本发明在文中出现或即将出现的上、下、左、右、前、后、内、外等方位用词，仅以本发明的附图为基准，其并不是对本发明的具体限定。
参见图1，图1显示了本发明低延时Viterbi译码方法的流程图，包括：
S1，分支度量计算单元计算卷积码所对应的各分支度量；
S2，加比选单元将各分支度量与对应的累计度量相加以得出各当前度量，将数值较小的当前度量所对应的路径作为幸存路径，并将幸存路径所对应的当前度量作为新的累计度量；
所述步骤S2中可将数值较小的四个当前度量所对应的路径作为幸存路径，但不以此为限制。
S3，幸存路径计算单元实时计算每个周期内的幸存路径，经过预设倍数的约束长度之后，所有幸存路径的最高位数据均收敛为同一个解码值，输出所述解码值并把幸存路径的剩余数据依次左移。
所述预设倍数优选为5倍，所述约束长度优选为3，但不以此为限制。相应地，所述周期数量为(预设倍数×约束长度+1)，幸存路径为(预设倍数×约束长度+1)bit。例如，当预设倍数为5倍，所述约束长度为3时，则周期数量为16，幸存路径为16bit。
与现有技术不同的是，本发明舍弃了采用回溯以得到解码信息的方法，通过实时更新幸存路径的方法，可以将延迟减少到5倍的约束长度。
下面结合具体的实施例对本发明做进一步的详细描述。
图2～4中，箭头表示状态跳转，实线表示译码为0时的状态跳转，虚线表示译码为1时的状态跳转，箭头上的数字表示分支度量计算单元计算出的分支度量。
如图2所示，从t1时刻开始，收到了码元，从A状态(00)只有两种跳转可能。在t2时刻，计算出来对应的累计度量分别为2(0+2)和0(0+0)。此时的幸存路径也只有两个：A状态对应为0，B状态对应为1。
如图3所示，在t3时刻，计算出来的累计度量分别是：状态A为3(2+1)，对应幸存路径为00；状态B为3(2+1)，对应幸存路径为01；状态C为2(0+2)，对应幸存路径为10；状态D为0(0+0)，对应幸存路径为11。
如图4所示，在t4时刻，计算出来的累计度量分别是：状态A为3(2+1+1>0+2+1，取较小的路径)，对应幸存路径为下面的分支，即100；状态B为3(2+1+1>0+2+1)，对应幸存路径也是下面的分支，即101；状态C为0(2+1+2>0+0+0)，对应幸存路径也是下面的分支，即110；状态D为2(2+1+0>0+0+2)，对应幸存路径为111。
依次类推，经过16个周期后，在t17时刻，得到4条幸存路径，每条幸存路径为16bit。按照viterbi译码的理论，在经过5倍的译码延迟后，所有4条幸存路径会收敛到同一个起始点，即四条幸存路径的最高位应该是一样的，这一位就是译码的第一bit输出。
继续译码时，幸存路径都只保持16bit长度，每次把最高位输出，剩下的数据依次左移。通过这种方法，就可以实现5倍约束长度的延迟下，连续的输出译码数据。
参见图5，图5显示了本发明低延时Viterbi译码系统的具体结构，其包括：
分支度量计算单元1，用于计算卷积码所对应的各分支度量。
加比选单元2，用于将各分支度量与对应的累计度量相加以得出各当前度量，将数值较小的当前度量所对应的路径作为幸存路径，并将幸存路径所对应的当前度量作为新的累计度量。优选地，所述加比选单元将数值较小的四个当前度量所对应的路径作为幸存路径。
幸存路径计算单元3，用于实时计算每个周期内的幸存路径，经过预设倍数的约束长度之后，所有幸存路径的最高位数据均收敛为同一个解码值，输出所述解码值并把幸存路径的剩余数据依次左移。
所述预设倍数优选为5倍，所述约束长度优选为3，但不以此为限制。相应地，所述周期数量为(预设倍数×约束长度+1)，幸存路径为(预设倍数×约束长度+1)bit。例如，当预设倍数为5倍，所述约束长度为3时，则周期数量为16，幸存路径为16bit。
由上可知，本发明通过实时更新幸存路径的方法，可以将延迟减少到5倍的约束长度，从而有效的减少常用的回溯方法所需的延时，提高系统的响应速度，具有广泛的适用性。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (10)

1.一种低延时Viterbi译码方法，其特征在于，包括：
S1，分支度量计算单元计算卷积码所对应的各分支度量；
S2，加比选单元将各分支度量与对应的累计度量相加以得出各当前度量，将数值较小的当前度量所对应的路径作为幸存路径，并将幸存路径所对应的当前度量作为新的累计度量；
S3，幸存路径计算单元实时计算每个周期内的幸存路径，经过预设倍数的约束长度之后，所有幸存路径的最高位数据均收敛为同一个解码值，输出所述解码值并把幸存路径的剩余数据依次左移。
2.如权利要求1所述的低延时Viterbi译码方法，其特征在于，所述步骤S2中将数值较小的四个当前度量所对应的路径作为幸存路径。
3.如权利要求1所述的低延时Viterbi译码方法，其特征在于，所述预设倍数为5倍。
4.如权利要求1所述的低延时Viterbi译码方法，其特征在于，所述约束长度为3。
5.如权利要求1所述的低延时Viterbi译码方法，其特征在于，所述周期数量为(预设倍数×约束长度+1)。
6.一种低延时Viterbi译码系统，其特征在于，包括：
分支度量计算单元，用于计算卷积码所对应的各分支度量；
加比选单元，用于将各分支度量与对应的累计度量相加以得出各当前度量，将数值较小的当前度量所对应的路径作为幸存路径，并将幸存路径所对应的当前度量作为新的累计度量；
幸存路径计算单元，用于实时计算每个周期内的幸存路径，经过预设倍数的约束长度之后，所有幸存路径的最高位数据均收敛为同一个解码值，输出所述解码值并把幸存路径的剩余数据依次左移。
7.如权利要求6所述的低延时Viterbi译码系统，其特征在于，所述加比选单元将数值较小的四个当前度量所对应的路径作为幸存路径。
8.如权利要求6所述的低延时Viterbi译码系统，其特征在于，所述预设倍数为5倍。
9.如权利要求6所述的低延时Viterbi译码系统，其特征在于，所述约束长度为3。
10.如权利要求6所述的低延时Viterbi译码系统，其特征在于，所述周期数量为(预设倍数×约束长度+1)。
CN201810537097.8A 2018-05-30 2018-05-30 一种低延时Viterbi译码方法及系统 Active CN108768412B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810537097.8A CN108768412B (zh) 2018-05-30 2018-05-30 一种低延时Viterbi译码方法及系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810537097.8A CN108768412B (zh) 2018-05-30 2018-05-30 一种低延时Viterbi译码方法及系统

Publications (2)

Publication Number Publication Date
CN108768412A true CN108768412A (zh) 2018-11-06
CN108768412B CN108768412B (zh) 2022-04-29

Family

ID=64004126

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810537097.8A Active CN108768412B (zh) 2018-05-30 2018-05-30 一种低延时Viterbi译码方法及系统

Country Status (1)

Country Link
CN (1) CN108768412B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110110294A (zh) * 2019-03-26 2019-08-09 北京捷通华声科技股份有限公司 一种动态反向解码的方法、装置及可读存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10217043A1 (de) * 2002-04-17 2003-11-06 Infineon Technologies Ag Verfahren und Einrichtung zum Testen eines Pfadgedächtnisspeichers des Registeraustausch-Typs sowie testfähiger Pfadgedächtnisspeicher
CN102064839A (zh) * 2009-11-11 2011-05-18 中国科学院微电子研究所 一种高速低功耗多码率的Viterbi译码器
CN103873072A (zh) * 2012-12-10 2014-06-18 哈尔滨网腾科技开发有限公司 一种基于FPGA的卷积码高速viterbi译码器
CN106209119A (zh) * 2015-05-02 2016-12-07 宁波中国科学院信息技术应用研究院 一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10217043A1 (de) * 2002-04-17 2003-11-06 Infineon Technologies Ag Verfahren und Einrichtung zum Testen eines Pfadgedächtnisspeichers des Registeraustausch-Typs sowie testfähiger Pfadgedächtnisspeicher
CN102064839A (zh) * 2009-11-11 2011-05-18 中国科学院微电子研究所 一种高速低功耗多码率的Viterbi译码器
CN103873072A (zh) * 2012-12-10 2014-06-18 哈尔滨网腾科技开发有限公司 一种基于FPGA的卷积码高速viterbi译码器
CN106209119A (zh) * 2015-05-02 2016-12-07 宁波中国科学院信息技术应用研究院 一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
张昌芳，雷菁: "高速Viterbi译码器中幸存路径存储单元的设计与实现", 《电子工程师》 *
秦建存: "Viterbi译码的FPGA免回溯实现", 《中国知网》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110110294A (zh) * 2019-03-26 2019-08-09 北京捷通华声科技股份有限公司 一种动态反向解码的方法、装置及可读存储介质
CN110110294B (zh) * 2019-03-26 2021-02-02 北京捷通华声科技股份有限公司 一种动态反向解码的方法、装置及可读存储介质

Also Published As

Publication number Publication date
CN108768412B (zh) 2022-04-29

Similar Documents

Publication Publication Date Title
CN101997553B (zh) 一种卷积码译码方法及装置
CN107911195B (zh) 一种基于cva的咬尾卷积码信道译码方法
US5878092A (en) Trace-back method and apparatus for use in a viterbi decoder
US8904266B2 (en) Multi-standard viterbi processor
US5454014A (en) Digital signal processor
EP2339757B1 (en) Power-reduced preliminary decoded bits in viterbi decoder
EP3996285A1 (en) Parallel backtracking in viterbi decoder
CN102185618B (zh) 一种维特比译码算法的改进方法和卷积码译码器
CN108768412A (zh) 一种低延时Viterbi译码方法及系统
KR100737648B1 (ko) 비터비 복호장치 및 비터비 복호방법
Nargis et al. Design of high speed low power viterbi decoder for TCM system
CN102142849B (zh) 一种维特比译码方法及维特比译码器
CN105356893A (zh) 一种尾码可配置的Viterbi解码方法及解码器
CN105589082A (zh) 一种北斗导航系统的维特比译码装置及方法
US20050138535A1 (en) Method and system for branch metric calculation in a viterbi decoder
Gupta et al. A comparative study of Viterbi and Fano decoding algorithm for convolution codes
El-Dib et al. Memoryless viterbi decoder
Chandel et al. Viterbi decoder plain sailing design for TCM decoders
CN108616331B (zh) 一种基于lte的无线通信系统解码方法
US20100185925A1 (en) Differential Locally Updating Viterbi Decoder
CN105281787B (zh) 一种改进维特比译码性能的方法
Latha et al. Low-Power Adaptive Viterbi Decoder for TCM Using T-Algorithm
Laddha et al. Implementation of Adaptive Viterbi Decoder through FPGA
Mulik et al. Design of Viterbi Decoder for Noisy Channel on FPGA
Hou et al. Simple hardware implementation of soft decision sequential decoder

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220706

Address after: 528311 room 303a, floor 3, west block, phase II, design city, No. 1, Sanle Road North, design city neighborhood committee, Beijiao Town, Shunde District, Foshan City, Guangdong Province

Patentee after: Guangdong Huaxin Weite integrated circuit Co.,Ltd.

Patentee after: Foshan Huaxin Weite Technology Co., Ltd

Address before: 528000 Room 501, building 10, Lihe technology industry center, No. 99, Taoyuan East Road, Shishan town, Nanhai District, Foshan City, Guangdong Province

Patentee before: FOSHAN SYNWIT TECHNOLOGY Co.,Ltd.