CN108737722A - 基于块的相机更新和异步显示 - Google Patents

Abstract

系统、方法和计算机可读介质提供用于在显示器上异步显示像素、基于块的相机更新以及异步显示器上的事件驱动的帧更新。

Description

基于块的相机更新和异步显示

技术领域

实施例一般涉及显示技术，并且更具体地说，涉及基于块的相机更新和异步显示。

背景技术

光栅扫描是用于显示图像的过程。该过程可要求帧中的所有像素要被更新，其中针对每一帧，图像一次被更新一个像素。可从左向右扫描每行像素，并且可从顶到底扫描每行。使用每秒30帧的帧速率对于人类感知可能是好的，但当增加虚拟现实、增强现实或游戏时，每秒30帧可能不足以控制时延。较高的帧速率可有助于缓解时延，但典型地利用相当大量的功率。

附图说明

通过阅读如下说明书和所附权利要求书，并通过参考如下附图，实施例的各种优点对本领域技术人员将变得明显，附图中：

图1是图示配置成实现本文描述的实施例的一个或更多方面的计算机系统的框图；

图2A-2D图示了根据实施例的并行处理器组件；

图3A-3B是根据实施例的图形多处理器的框图；

图4A-4F图示了其中多个GPU以通信方式耦合到多个多核处理器的示范架构；

图5图示了根据实施例的图形处理流水线；

图6A是图示用于在显示器上显示帧的常规光栅扫描过程的图；

图6B是图示根据实施例用于更新异步显示器上的帧的异步过程的框图；

图7A是根据实施例用于基于块的相机更新的示范框图；

图7B是根据实施例用于基于块的相机更新的示范方法的流程图；

图7C是根据实施例用于基于块的相机更新的另一示范方法的流程图；

图7D是根据实施例用于确定用于基于块的相机更新的更新区域的示范方法的流程图；

图7E图示根据实施例的更新块/区域；

图8是图示根据实施例的示范游戏系统的框图；

图9是图示根据实施例用于异步显示器上的事件驱动的更新的示范事件以及它们的加权值的表格；

图10是图示根据实施例用于异步显示器上的事件驱动的更新的示范事件驱动的过程的流程图；

图11是根据实施例具有局部化背光能力的显示器的示例的框图；

图12A是根据实施例的数据处理装置的示例的框图；

图12B是根据实施例的距离确定的示例的图示；

图13是根据实施例的分层显示器架构的示例的框图；

图14是根据实施例包含多个显示单元的显示器架构的示例的框图；以及

图15是根据实施例的云协助的媒体递送架构的示例的框图；

图16-18是根据实施例的数据处理系统的概述的示例的框图；

图19是根据实施例的图形处理引擎的示例的框图；

图20-22是根据实施例的执行单元的示例的框图；

图23是根据实施例的图形流水线的示例的框图；

图24A-24B是根据实施例的图形流水线编程的示例的框图；

图25是根据实施例的图形软件架构的示例的框图；

图26是根据实施例的知识产权（IP）核开发系统的示例的框图；

图27是根据实施例的芯片上系统集成电路的示例的框图。

具体实施方式

在如下描述中，阐述了大量特定细节以提供本发明的更全面理解。然而，本领域技术人员将明白，在没有这些特定细节中的一个或多个的情况下也可以实施本发明。在其它实例中，未描述众所周知的特征以便避免使本发明混淆。

系统概述

图1是框图，其示出配置成实现本文描述的实施例的一个或多个方面的计算系统100。计算系统100包括处理子系统101，所述处理子系统101具有一个或多个处理器102和系统存储器104，所述一个或多个处理器102与所述系统存储器104经由可包括存储器中枢105的互连路径来通信。存储器中枢105可以是芯片集组件内的单独组件，或可以集成在所述一个或多个处理器102内。存储器集线器105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢107，所述I/O中枢107可以使得计算系统100能够从一个或多个输入装置108接收输入。另外，I/O中枢107可以使得显示控制器能够将输出提供给一个或多个显示装置110A，所述显示控制器可被包括在所述一个或多个处理器102中。在一个实施例中，与I/O中枢107耦合的所述一个或多个显示装置110A可以包括局部、内部或嵌入式显示装置。

在一个实施例中，处理子系统101包括一个或多个并行处理器112，所述并行处理器112经由总线或其它通信链路113耦合至存储器中枢105。通信链路113可以是任何数量的基于标准的通信链路技术或协议之一（诸如但不限于，PCI快速总线），或可以是供应方特定的通信接口或通信结构。在一个实施例中，所述一个或多个并行处理器112形成计算上集中的并行或向量处理系统，所述系统包括大量处理核和/或处理集群（诸如，集成众核（MIC）处理器）。在一个实施例中，所述一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以将像素输出到经由I/O中枢107耦合的所述一个或多个显示装置110A之一。所述一个或多个并行处理器112还可以包括显示控制器和显示器接口（未示出）以能够实现到一个或多个显示装置110B的直接连接。

在I/O子系统111内，系统存储单元114可以连接到I/O中枢107以提供用于计算系统100的存储机制。I/O开关116可以用于提供接口机制以能够实现I/O中枢107与其它组件（诸如，可集成到平台中的网络适配器118和/或无线网络适配器119，以及可以经由一个或多个插入式装置120添加的各种其它装置）之间的连接。网络适配器118可以是以太网适配器或另一有线网络适配器。无线网络适配器119可以包括以下项中的一项或多项：Wi-Fi、蓝牙、近场通信（NFC）、或包括一个或多个无线无线电装置（wireless radio）的其它网络装置。

计算系统100可以包括未明确示出的其它组件，包括USB或其它端口连接件、光学存储驱动器、视频捕获装置、和诸如此类，它们也可连接到I/O中枢107。使图1中的各种组件互连的通信路径可使用任何合适的协议来实现，诸如基于PCI（外设组件互连）的协议（例如，PCI快速总线）或任何其它总线或点对点通信接口和/或协议（诸如，NV-Link高速互连、或本领域中已知的互连协议）。

在一个实施例中，所述一个或多个并行处理器112合并针对图形和视频处理进行优化的电路（包括例如，视频输出电路），并且构成图形处理单元（GPU）。在另一实施例中，所述一个或多个并行处理器112合并针对通用处理进行优化的电路，同时保持本文更详细地描述的底层计算架构。在又一实施例中，计算系统100的组件可与一个或多个其它系统元件一起集成在单个集成电路上。例如，所述一个或多个并行处理器112、存储器中枢105、处理器102和I/O中枢107可以集成到芯片上系统（SoC）集成电路中。可替代地，计算系统100的组件可以集成到单个封装中以形成封装中系统（SIP）配置。在一个实施例中，计算系统100的组件的至少部分可以集成到多芯片模块（MCM）中，所述MCM可以与其它多芯片模块一起互连到模块化计算系统中。

将认识到的是，本文示出的计算系统100是说明性的，并且变化和修改是有可能的。可如期望地修改连接拓扑，包括桥接器的数量和布置、（一个或多个）处理器102的数量和（一个或多个）并行处理器112的数量。例如，在一些实施例中，系统存储器104直接而非通过桥接器而被连接到（一个或多个）处理器102，而其它装置经由存储器中枢105与（一个或多个）处理器102和系统存储器104通信。在其它备选拓扑中，（一个或多个）并行处理器112连接到I/O中枢107或直接连接到所述一个或多个处理器102之一，而非连接到存储器中枢105。在其它实施例中，I/O中枢107和存储器中枢105可集成到单个芯片中。一些实施例可包括经由多个插口附连的两组或更多组处理器102，它们可以与（一个或多个）并行处理器112的两个或更多个实例耦合。

本文中示出的具体组件中的一些是可选的，并且可以不被包括在计算系统100的所有实现中。例如，可支持任何数量的插入式卡或外设，或可消除一些组件。此外，一些架构可对于与图1中示出的那些组件类似的组件使用不同的术语。例如，在一些架构中，存储器中枢105可称为北桥，而I/O中枢107可称为南桥。

图2A示出了根据实施例的并行处理器200。并行处理器200的各种组件可使用一个或多个集成电路装置（诸如可编程处理器、专用集成电路（ASIC）或现场可编程门阵列（FPGA））来实现。根据实施例，所示出的并行处理器200是图1中所示的一个或多个并行处理器112的变形。

在一个实施例中，并行处理器200包括并行处理单元202。所述并行处理单元包括I/O单元204，所述I/O单元204能够实现与其它装置（包括并行处理单元202的其它实例）的通信。I/O单元204可直接连接到其它装置。在一个实施例中，I/O单元204经由使用中枢或开关接口（诸如，存储器中枢105）来与其它装置连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关（memory crossbar）216连接，其中，主机接口206接收针对执行处理操作的命令，并且存储器交叉开关216接收针对执行存储器操作的命令。

当主机接口206经由I/O单元204接收命令缓冲器时，主机接口206可以将用于执行那些命令的工作操作导引至前端208。在一个实施例中，前端208与调度器210耦合，该调度器210配置成将命令或其它工作项分布至处理集群阵列212。在一个实施例中，调度器210确保在任务被分布至处理集群阵列212的处理集群之前，处理集群阵列212被适当地配置且处于有效状态。在一个实施例中，调度器210经由在微控制器上执行的固件逻辑来实现。微控制器实现的调度器210可配置成用于以粗糙粒度和精细粒度来执行复杂的调度和工作分布操作，从而能够实现在处理阵列212上执行的线程的上下文切换和快速抢占（rapidpreemption）。在一个实施例中，主机软件可以经由多个图形处理门铃（graphicsprocessing doorbell）之一来检验工作负荷在处理阵列212上调度。随后工作负荷可以由调度器微控制器内的调度器210逻辑来跨处理阵列212自动地分布。

处理集群阵列212可以包括多达“N”个处理集群（例如，集群214A、集群214B、直到集群214N）。处理集群阵列212的每一个集群214A-214N都可以执行大数量的并发线程。调度器210可以使用各种调度和/或工作分布算法来将工作分配给处理集群阵列212的集群214A-214N，这可取决于针对每一种类型的程序或计算而产生的工作负荷而变化。调度可以由调度器210动态地处置，或者可以在配置用于由处理集群阵列212执行的程序逻辑的编译期间部分地由编译器逻辑进行辅助。在一个实施例中，可以将处理集群阵列212的不同集群214A-214N分配用于处理不同类型的程序，或用于执行不同类型的计算。

可以将处理集群阵列212配置成执行各种类型的并行处理操作。在一个实施例中，将处理集群阵列212配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务的逻辑，所述处理任务包括过滤视频和/或音频数据、执行建模操作（包括物理操作）、以及执行数据变换。

在一个实施例中，处理集群阵列212配置成执行并行的图形处理操作。在其中并行处理器200配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持执行此类图形处理操作的附加逻辑，其包括但不限于用于执行纹理操作的纹理采样逻辑、以及曲面细分逻辑和其它顶点处理逻辑。另外，处理集群阵列212可以配置成执行图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204来转移来自系统存储器的数据以便处理。在处理期间，可以将所转移的数据在处理期间存储到芯片上存储器（例如，并行处理器存储器222），然后将其写回到系统存储器。

在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以配置成将处理工作负荷划分成近似相等大小的任务，以更好地使得能够将图形处理操作分布到处理集群阵列212中的多个集群214A-214N。在一些实施例中，处理集群阵列212的部分可以配置成执行不同类型的处理。例如，第一部分可配置成执行顶点着色和拓扑生成，第二部分可配置成执行曲面细分和几何着色，并且第三部分可配置成执行像素着色或其它屏幕空间操作，以产生用于显示的渲染图像。由集群214A-214N中的一个或多个所产生的中间数据可存储在缓冲器中以允许所述中间数据在集群214A-214N之间传送以用于进一步处理。

在操作期间，处理集群阵列212可以经由调度器210来接收待执行的处理任务，所述调度器从前端208接收定义处理任务的命令。针对图形处理操作，处理任务可以包括定义要如何处理数据（例如，要执行什么程序）的命令和状态参数以及待处理的数据（例如，表面（补丁（patch））数据、图元数据（primitive data）、顶点数据和/或像素数据）的索引。调度器210可配置成提取与任务相对应的索引，或可从前端208接收索引。前端208可以配置成确保在发起由进入的命令缓冲器（例如，分批缓冲器、推动缓冲器等）所指定的工作负荷之前处理集群阵列212配置成有效状态。

并行处理单元202的一个或多个实例中的每个都可以与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，存储器交叉开关216可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元（例如，分区单元220A、分区单元220B、直到分区单元220N），其可以各自耦合至并行处理器存储器222的部分（例如，存储器单元）。在一种实现中，将分区单元220A-220N的数量配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，并且第N分区单元220N具有对应的第N存储器单元224N。在其它实施例中，分区单元220A-220N的数量可以不等于存储器装置的数量。

在各种实施例中，存储器单元224A-224N可以包括各种类型的存储器装置，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如，同步图形随机存取存储器（SGRAM），包括图形双数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-224N还可包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。本领域技术人员将认识到，存储器单元224A-224N的特定实现可以变化，并且可以选自各种常规设计之一。渲染目标（诸如，帧缓冲器或纹理映射（texture map））可跨存储器单元224A-224N存储，从而允许分区单元220A-220N并行写入每个渲染目标的部分以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，可排除并行处理器存储器222的本地实例，以有利于连同本地高速缓存存储器来利用系统存储器的统一存储器设计。

在一个实施例中，处理集群阵列212的集群214A-214N中的任何一个都可以处理将被写入到并行处理器存储器222内的存储器单元224A-224N中的任何的数据。可以将存储器交叉开关216配置成将每个集群214A-214N的输出转移到任何分区单元220A-220N或另一集群214A-214N，其可以对输出执行附加处理操作。每个集群214A-214N都可以通过存储器交叉开关216与存储器接口218通信，以从各种外部存储器装置读取或写入到各种外部存储器装置。在一个实施例中，存储器交叉开关216具有到存储器接口218的连接以与I/O单元204通信，以及到并行处理器存储器222的本地实例的连接，从而使不同处理集群214A-214N内的处理单元能够与系统存储器或对于并行处理单元202不是本地的其它存储器通信。在一个实施例中，存储器交叉开关216可以使用虚拟通道以分离集群214A-214N与分区单元220A-220N之间的业务流。

虽然在并行处理器200内示出了并行处理单元202的单个实例，但是可以包括并行处理单元202的任何数量的实例。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或可以将多个插入式卡互连。并行处理单元202的不同实例可以配置成即使所述不同实例具有不同数量的处理核、不同量的本地并行处理器存储器和/或其它配置差异也仍互操作。例如且在一个实施例中，并行处理单元202的一些实例可以相对于其它实例包括更高精度浮点单元。合并并行处理单元202或并行处理器200的一个或多个实例的系统可以以多种配置和形状因数(form factor)来实现，包括但不限于桌上型计算机、膝上型计算机、或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。

图2B是根据实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A-220N之一的实例。如所示出，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226（光栅操作单元）。L2高速缓存221是读/写高速缓存，其配置成执行从存储器交叉开关216和ROP 226接收的加载和存储操作。由L2高速缓存221将读未命中（readmiss）和紧急回写请求输出到帧缓冲器接口225以用于处理。也可以经由帧缓冲器接口225将更新发送到帧缓冲器以用于处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元（诸如，图2的存储器单元224A-224N（例如，在并行处理器存储器222内））之一进行接口。

在图形应用中，ROP 226是执行诸如模板印刷（stencil）、z测试、混合、和诸如此类的光栅操作的处理单元。随后ROP 226输出存储在图形存储器中的处理的图形数据。在一些实施例中，ROP 226包括压缩逻辑，该压缩逻辑用于压缩写入到存储器的深度或颜色数据，并且解压缩从存储器读取的深度或颜色数据。压缩逻辑可以是利用多种压缩算法中的一种或多种压缩算法的无损压缩逻辑。由ROP 226所执行的压缩的类型可以基于待压缩的数据的统计特性而变化。例如，在一个实施例中，△颜色压缩在逐图块的基础上对深度和颜色数据执行。

在一些实施例中，ROP 226被包括在每个处理集群（例如，图2的集群214A-214N）内而非包括在分区单元220内。在此类实施例中，通过存储器交叉开关216来传送针对像素数据的读和写请求而非像素片段数据。处理的图形数据可在显示装置（诸如，图1的所述一个或多个显示装置110之一）上显示、被路由以供由（一个或多个）处理器102进一步处理、或被路由以供由图2A的并行处理器200内的处理实体之一进一步处理。

图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A-214N之一的实例。处理集群214可以配置成并行执行许多线程，其中，术语“线程”是指在具体一组输入数据上执行的具体程序的实例。在一些实施例中，在不提供多个独立指令单元的情况下，使用单指令多数据（SIMD）指令发布技术以支持对大数量线程的并行执行。在其它实施例中，使用配置成将指令发布到处理集群中的每一个内的一组处理引擎的公共指令单元，使用单指令多线程（SIMT）技术以支持大数量的一般同步的线程的并行执行。不同于SIMD执行制度（其中，所有处理引擎通常执行相同的指令），SIMT执行允许不同线程更容易地遵循分歧的执行路径而通过给定线程程序。本领域技术人员将理解，SIMD处理制度表示SIMT处理制度的功能子集。

可以经由流水线管理器232来控制处理集群214的操作，所述流水线管理器将处理任务分布到SIMT并行处理器。流水线管理器232从图2的调度器210接收指令，并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所示出的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将处理的数据分布到多个可能目的地（包括其它着色器单元）之一。流水线管理器232可以通过指定针对要经由数据交叉开关240来分布的处理的数据的目的地来促进处理的数据的分布。

处理集群214内的每个图形多处理器234可以包括相同一组功能执行逻辑（例如，算术逻辑单元、加载-存储单元等）。能以流水线方式来配置功能执行逻辑，在流水线方式中，在先前的指令完成之前，可发布新指令。功能执行逻辑支持多种多样的操作，包括整数和浮点算术、比较操作、布尔操作、位移位和各种代数函数的计算。在一个实施例中，可以利用相同功能单元硬件来执行不同操作，并且可以存在功能单元的任何组合。

传送至处理集群214的指令构成线程。跨一组并行处理引擎而执行的一组线程是线程群组。线程群组对不同的输入数据执行相同程序。可以将线程群组内的每个线程分配给图形多处理器234内的不同处理引擎。线程群组可包括比图形多处理器234内的处理引擎数量更少的线程。当线程群组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个在线程群组正在被处理的循环期间可以是空闲的。线程群组也可包括比图形多处理器234内的处理引擎数量更多的线程。当线程群组包括比图形多处理器234内的处理引擎数量更多的线程时，可以在连续时钟循环上执行处理。在一个实施例中，可在图形多处理器234上并发地执行多个线程群组。

在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存，并且使用处理集群214内的高速缓存存储器（例如，L1高速缓存308）。每个图形多处理器234还有权访问可用于在线程之间转移数据并且在所有处理集群214当中共享的分区单元（例如，图2的分区单元220A-220N）内的L2高速缓存。图形多处理器234还可访问芯片外全局存储器，所述芯片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。可将在并行处理单元202外部的任何存储器用作全局存储器。实施例（其中处理集群214包括图形多处理器234的多个实例）可以共享公共指令和数据，所述公共指令和数据可存储在L1高速缓存308中。

每个处理集群214可包括MMU 245（存储器管理单元），所述MMU配置成将虚拟地址映射到物理地址中。在其它实施例中，MMU 245的一个或多个实例可驻留在图2的存储器接口218内。MMU 245包括：一组页表条目（PTE），用于将图块（更多地讨论分块（tiling））的虚拟地址映射到其物理地址；以及可选地高速缓存行索引。MMU 245可包括可驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转化后备缓冲器（TLB）或高速缓存。物理地址经处理以分布表面数据访问局域性，从而允许在分区单元当中高效的请求交织。高速缓存行索引可用于确定针对高速缓存行的请求是命中还是未命中。

在图形和计算应用中，处理集群214可被配置使得每个图形多处理器234耦合至纹理单元236以用于执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。根据需要，从内部纹理L1高速缓存（未示出）或在一些实施例中从图形多处理器234内的L1高速缓存读取纹理数据，并且从L2高速缓存、本地并行处理器存储器或系统存储器提取所述纹理数据。每个图形多处理器234将处理的任务输出到数据交叉开关240以将处理的任务提供给另一处理集群214，以供进一步处理或以经由存储器交叉开关216将处理的任务存储在L2高速缓存、本地并行处理器存储器或系统存储器中。preROP 242（例如，预光栅操作单元）配置成从图形多处理器234接收数据、将数据引导到ROP单元，所述ROP单元可与如本文描述的分区单元（例如，图2的分区单元220A-220N）位于一起。preROP 242单元可以执行针对颜色混合的优化、组织像素颜色数据和执行地址转化。

将认识到的是，本文描述的核架构是示出性的，并且变形和修改是有可能的。任何数量的处理单元（例如，图形多处理器234、纹理单元236、preROP 242等）可被包括在处理集群214内。此外，虽然仅示出了一个处理集群214，但是如本文描述的并行处理单元可以包括处理集群214的任何数量的实例。在一个实施例中，每个处理集群214可以配置成使用单独且不同的处理单元、L1高速缓存等独立于其它处理集群214来操作。

图2D示出了根据一个实施例的图形多处理器234。在此类实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，其包括但不限于：指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元（GPGPU）核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连268与高速缓存存储器272和共享存储器270耦合。

在一个实施例中，指令高速缓存252从流水线管理器232接收待执行的指令流。所述指令被高速缓存在指令高速缓存252中，并且由指令单元254分派以供执行。指令单元254可以将指令分派为线程群组（例如，线程束（warp）），其中线程群组的每个线程被指派给GPGPU核262内的不同执行单元。指令可以通过指定统一地址空间内的地址来访问本地、共享或全局地址空间中的任何。地址映射单元256可以用于将统一地址空间中的地址转化成可以由加载/存储单元266访问的不同的存储器地址。

寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接到图形多处理器324的功能单元（例如，GPGPU核262、加载/存储单元266）的数据路径的操作数提供临时存储。在一个实施例中，在所述功能单元中的每个之间划分寄存器堆258，使得每个功能单元分配有寄存器堆258的专用部分。在一个实施例中，在由图形多处理器324执行的不同线程束之间划分寄存器堆258。

GPGPU核262可以各自包括浮点单元（FPU）和/或整数算术逻辑单元（ALU），所述FPU和整数ALU用于执行图形多处理器324的指令。根据实施例，GPGPU核262可以在架构上是类似的，或可以在架构上是不同的。例如且在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以针对浮点算术来实现IEEE 754-2008标准，或能够实现可变精度浮点算术。图形多处理器324可以另外包括一个或多个固定功能或特殊功能单元以执行特定功能（诸如，复制矩形或像素混合操作）。在一个实施例中，GPGPU核中的一个或多个也可以包括固定或特殊功能逻辑。

在一个实施例中，GPGPU核262包括能够对多组数据执行单指令的SIMD逻辑。在一个实施例中，GPGPU核262可以物理地执行SIMD4、SIMD8和SIMD16指令，并且逻辑地执行SIMD1、SIMD2和SIMD32指令。用于GPGPU核的SIMD指令可以由着色器编译器在编译时间生成，或者可以在执行针对单程序多数据（SPMD）或SIMT架构编写和编译的程序时自动生成。针对SIMT执行模型而配置的程序的多个线程可以经由单SIMD指令而执行。例如且在一个实施例中，执行相同或类似操作的八个SIMT线程可以经由单个SIMD8逻辑单元并行地执行。

存储器和高速缓存互连268是互连网络，其将图形多处理器234的功能单元中的每个连接到寄存器堆258并连接到共享存储器270。在一个实施例中，存储器和高速缓存互连268是交叉开关互连，其允许加载/存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操作。寄存器堆258能以与GPGPU核262相同频率来操作，由此在GPGPU核262与寄存器堆258之间的数据转移是非常低的时延。共享存储器270可以用于实现在图形多处理器234内的功能单元上执行的线程之间的通信。高速缓存存储器272可以用作例如数据高速缓存，以对功能单元与纹理单元236之间通信的纹理数据进行高速缓存。共享存储器270也可以用作程序管理的高速缓存（cached）。在GPGPU核262上执行的线程能以程序方式将除了存储在高速缓存存储器272内的自动高速缓存的数据之外的数据存储在共享存储器内。

图3A-图3B示出了根据实施例的附加图形多处理器。所示出的图形多处理器325、350是图2C的图形多处理器234的变形。所示出的图形多处理器325、350可以被配置为能够同时执行大数量执行线程的流传送多处理器（SM）。

图3A示出了根据附加实施例的图形多处理器325。图形多处理器325包含涉及图2D的图形多处理器234的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A-332B、寄存器堆334A-334B和纹理单元344A-344B的多个实例。图形多处理器325还包括多组图形或计算执行单元（例如，GPGPU核336A-336B、GPGPU核337A-337B、GPGPU核338A-338B）和多组加载/存储单元340A-340B。在一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓存存储器342以及共享存储器346。

各种组件可以经由互连结构327通信。在一个实施例中，互连结构327包括一个或多个交叉开关（crossbar switch）以实现图形多处理器325的各种组件之间的通信。在一个实施例中，互连结构327是分开的高速网络结构层，图形多处理器325的每个组件堆叠在该分开的高速网络结构层上。图形多处理器325的组件经由互连结构327与远程组件通信。例如，GPGPU核336A-336B、337A-337B以及3378A-338B可以各自经由互连结构327与共享存储器346通信。互连结构327可以仲裁图形多处理器325内的通信以确保组件之间的公平带宽分配。

图3B示出了根据附加实施例的图形多处理器350。图形处理器包括多组执行资源356A-356D，其中，每组执行资源包括多个指令单元、寄存器堆、GPGPU核和加载存储单元，如图2D和图3A中所示出。执行资源356A-356D可以与纹理单元360A-360D一致地工作以用于纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A-356D可以共享指令高速缓存354和共享存储器362，以及纹理和/或数据高速缓存存储器358A-358B的多个实例。各种组件可以经由类似于图3A的互连结构327的互连结构352来通信。

本领域技术人员将理解，图1、2A-2D以及3A-3B中所描述的架构就本实施例的范畴而言是描述性的而非限制性的。因此，在不背离本文描述的实施例的范畴的情况下，本文描述的技术可在任何正确配置的处理单元上实现，所述处理单元包括但不限于一个或多个移动应用处理器、一个或多个桌上型计算机或服务器中央处理单元（CPU）（包括多核CPU）、一个或多个并行处理单元（诸如，图2的并行处理单元202）以及一个或多个图形处理器或专用处理单元。

在一些实施例中，如本文描述的并行处理器或GPGPU以通信方式耦合至主机/处理器核以加速图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能。GPU可通过总线或其它互连（例如，诸如PCIe或NVLink的高速互连）以通信方式耦合至主机处理器/核。在其它实施例中，GPU可集成在与所述核相同的封装或芯片上，并且通过内部处理器总线/互连（即，在所述封装或芯片的内部）以通信方式耦合至所述核。不管连接GPU的方式如何，处理器核都可以以工作描述符中所包含的命令/指令的序列的形式将工作分配给GPU。GPU然后使用专用的电路/逻辑以用于高效地处理这些命令/指令。

用于GPU至主机处理器互连的技术

图4A示出了示例性架构，其中多个GPU 410-413通过高速链路440-443（例如，总线、点对点互连等）以通信方式耦合至多个多核处理器405-406。在一个实施例中，取决于实现，高速链路440-443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量。可使用各种互连协议，包括但不限于PCIe 4.0或5.0以及NVLink 2.0。然而，本发明的根本原理不限于任何具体通信协议或吞吐量。

另外，在一个实施例中，GPU 410-413中的两个或更多个通过高速链路444-445互连，所述高速链路可使用与用于高速链路440-443的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405-406中的两个或更多个可通过高速链路433连接，所述高速链路433可以是以20GB/s、30GB/s、120GB/s或更高来操作的对称多处理器（SMP）总线。可替代地，图4A中所示的各种系统组件之间的所有通信可使用相同协议/链路（例如，通过公共互连结构）来实现。然而，如所提到，本发明的根本原理不限于任何具体类型的互连技术。

在一个实施例中，每个多核处理器405-406分别经由存储器互连430-431以通信方式耦合至处理器存储器401-402，并且每个GPU 410-413分别通过GPU存储器互连450-453以通信方式耦合至GPU存储器420-423。存储器互连430-431以及450-453可利用相同或不同的存储器访问技术。通过示例且非限制的方式，处理器存储器401-402和GPU存储器420-423可以是易失性存储器，诸如动态随机存取存储器（DRAM）（包括堆叠式DRAM）、图形DDR SDRAM（GDDR）（例如，GDDR5、GDDR6）或高带宽存储器（HBM），和/或可以是非易失性存储器，诸如3DXPoint或Nano-Ram。在一个实施例中，存储器的某部分可以是易失性存储器，并且另一部分可以是非易失性存储器（例如，使用两级存储器（2LM）层级）。

如下文所描述，虽然各种处理器405-406和GPU 410-413可以分别物理地耦合至具体存储器401-402、420-423，但是可实现统一存储器架构，其中相同虚拟系统地址空间（也称为“有效地址”空间）被分布在所有各个物理存储器中。例如，处理器存储器401-402可各自包括64GB的系统存储器地址空间，并且GPU存储器420-423可各自包括32GB的系统存储器地址空间（在本示例中产生总共256GB的可寻址存储器）。

图4B示出了依照一个实施例的针对多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可包括集成在线卡上的一个或多个GPU芯片，所述线卡经由高速链路440耦合至处理器407。可替代地，图形加速模块446可集成在与处理器407相同的封装或芯片上。

所示出的处理器407包括多个核460A-460D，其各自具有转化后备缓冲器461A-461D和一个或多个高速缓存462A-462D。所述核可包括用于执行指令和处理数据的各种其它组件（例如，指令提取单元、分支预测单元、解码器、执行单元、重排序缓冲器等），未示出所述其它组件以避免使本发明的根本原理混淆。高速缓存462A-462D可包括1级（L1）和2级（L2）高速缓存。另外，一个或多个共享的高速缓存426可被包括在高速缓存层级中并且由多组核460A-460D共享。例如，处理器407的一个实施例包括24个核，其各自具有其自身的L1高速缓存、十二个共享的L2高速缓存和十二个共享的L3高速缓存。在本实施例中，L2和L3高速缓存中的一个由两个邻近的核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器441可包括处理器存储器401-402。

通过一致性总线464经由核间通信来针对存储在各种高速缓存462A-462D、456和系统存储器441中的数据和指令而维持一致性。例如，每个高速缓存可具有与其相关联的高速缓存一致性逻辑/电路以响应于对于具体高速缓存行的检测到的读或写来通过一致性总线464进行通信。在一个实现中，通过一致性总线464来实现高速缓存监听协议，以监听高速缓存访问。高速缓存监听/一致性技术由本领域技术人员很好地理解的，并且此处将不详细描述以避免使本发明的根本原理混淆。

在一个实施例中，代理电路425将图形加速模块446以通信方式耦合至一致性总线464，从而允许图形加速模块446作为核的对等物来加入高速缓存一致性协议。具体而言，接口435提供通过高速链路440（例如，PCIe总线、NVLink等）至代理电路425的连接性，并且接口437将图形加速模块446连接到链路440。

在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N来提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、N可各自包括单独的图形处理单元（GPU）。备选地，图形处理引擎431、432、N可包括GPU内不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎（例如，视频编码器/解码器）、采样器和位块传输（blit）引擎。换句话说，图形加速模块可以是具有多个图形处理引擎431-432、N的GPU，或图形处理引擎431-432、N可以是集成在公共封装、线卡或芯片上的个体GPU。

在一个实施例中，加速器集成电路436包括存储器管理单元（MMU）439以用于执行各种存储器管理功能，诸如虚拟至物理存储器转换（也称为有效至真实存储器转换）和用于访问系统存储器441的存储器访问协议。MMU 439还可包括转换后备缓冲器（TLB）（未示出）以用于高速缓存虚拟/有效至物理/真实地址转换。在一个实现中，高速缓存438存储命令和数据以供由图形处理引擎431-432、N进行高效访问。在一个实施例中，存储在高速缓存438和图形存储器433-434、N中的数据与核高速缓存462A-462D、456以及系统存储器411保持一致。如所提到，这可经由代理电路425来实现，所述代理电路425代表高速缓存438和存储器433-434、N来参与高速缓存一致性机制（例如，将更新发送到高速缓存438（与处理器高速缓存462A-462D、456上的高速缓存行的修改/访问相关），以及从高速缓存438接收更新）。

一组寄存器445存储用于由图形处理引擎431-432、N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可在上下文切换期间执行保存和恢复操作以保存和恢复各种线程的上下文（例如，其中，第一线程被保存并且第二线程被存储，使得可以由图形处理引擎来执行第二线程）。例如，在上下文切换时，上下文管理电路448可将当前寄存器值存储到存储器中指派的区域（例如，由上下文指针标识）。然后，其可在返回到上下文时恢复所述寄存器值。在一个实施例中，中断管理电路447接收并处理从系统装置接收的中断。

在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转化成系统存储器411中的真实/物理地址。加速器集成电路436的一个实施例支持多个（例如，4、8、16个）图形加速器模块446和/或其它加速器装置。图形加速器模块446可专用于在处理器407上执行的单个应用，或可在多个应用之间共享。在一个实施例中，呈现虚拟化的图形执行环境，其中与多个应用或虚拟机（VM）共享图形处理引擎431-432、N的资源。所述资源可被再划分成“切片”，其被分配给不同的VM和/或应用（基于与所述VM和/或应用相关联的处理要求和优先级）。

因此，加速器集成电路充当到对于图形加速模块446的系统的桥接器，并且提供地址转化和系统存储器高速缓存服务。另外，加速器集成电路436可为主机处理器提供虚拟化设施，以管理中断、存储器管理和图形处理引擎的虚拟化。

由于图形处理引擎431-432、N的硬件资源被显式地映射到由主机处理器407所见的真实地址空间，所以任何主机处理器都可以使用有效地址值来直接寻址这些资源。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431-432、N的物理分离，使得它们对系统呈现为独立的单元。

如所提到，在所示出的实施例中，一个或多个图形存储器433-434、M分别耦合至图形处理引擎431-432、N中的每个。图形存储器433-434、M存储正由图形处理引擎431-432、N中的每个处理的指令和数据。图形存储器433-434、M可以是易失性存储器，诸如DRAM（包括堆叠式DRAM）、GDDR存储器（例如，GDDR5、GDDR6）或HBM，和/或可以是非易失性存储器，诸如3D XPoint或Nano-Ram。

在一个实施例中，为减少链路440上的数据业务，使用偏置技术以确保存储在图形存储器433-434、M中的数据是将被图形处理引擎431-432、N最频繁地使用的并且优选地不被核460A-460D（至少不是频繁地）使用的数据。类似地，偏置机制试图将由核（且优选地不是图形处理引擎431-432、N）所需的数据保存在系统存储器411和所述核的高速缓存462A-462D、456内。

图4C示出了另一实施例，其中加速器集成电路436被集成在处理器407内。在本实施例中，图形处理引擎431-432、N经由接口437和接口435（再次，其可利用任何形式的总线或接口协议）通过高速链路440来直接通信到加速器集成电路436。加速器集成电路436可执行与针对于图4B所描述的那些操作相同的操作，但考虑到其与一致性总线462和高速缓存462A-462D、426的紧密接近性而潜在地处于更高的吞吐量。

一个实施例支持不同的编程模型，包括专用进程编程模型（没有图形加速模块虚拟化）和共享的编程模型（有虚拟化）。后者可包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。

在专用进程模型的一个实施例中，图形处理引擎431-432、N在单一操作系统下专用于单个应用或进程。单个应用可以将其它应用请求汇集（funnel）到图形引擎431-432、N，从而在VM/分区内提供虚拟化。

在专用进程编程模型中，可由多个VM/应用分区来共享图形处理引擎431-432、N。共享的模型要求系统管理程序来虚拟化图形处理引擎431-432、N，以允许由每个操作系统进行访问。针对无管理程序的单分区系统，图形处理引擎431-432、N由操作系统所拥有。在两种情况下，操作系统可以虚拟化图形处理引擎431-432、N以提供对每个进程或应用的访问。

针对共享的编程模型，图形加速模块446或个体图形处理引擎431-432、N使用进程句柄（process handle）来选择进程元素（process element）。在一个实施例中，进程元素存储在系统存储器411中，并且使用本文描述的有效地址至真实地址转化技术是可寻址的。进程句柄可以是在向图形处理引擎431-432、N来登记其上下文（那就是说，调用系统软件以将进程元素添加到进程元素链表）时被提供给主机进程的实现特定的值。进程句柄的较低16位可以是进程元素链表内的进程元素的偏移。

图4D示出了示例性加速器集成切片490。如本文所使用，“切片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程元素483。在一个实施例中，响应于来自处理器407上执行的应用480的GPU调用(invocation)481来存储进程元素483。进程元素483包含对于对应的应用480的进程状态。包含在进程元素483中的工作描述符（WD）484可以是由应用请求的单个作业，或可包含指向作业队列的指针。在后一种情况下，WD 484是指向应用的地址空间482中的作业请求队列的指针。

图形加速模块446和/或个体图形处理引擎431-432、N可以由系统中的所有进程或进程子集共享。本发明的实施例包括用于设立进程状态并将WD 484发送到图形加速模块446以在虚拟化环境中开始作业的基础设施。

在一个实现中，专用进程编程模型是实现特定的。在这个模型中，单个进程拥有图形加速模块446或个体图形处理引擎431。由于图形加速模块446由单个进程所拥有，管理程序针对拥有的分区来初始化加速器集成电路436，并且操作系统针对拥有的进程来初始化加速器集成电路436（在指派图形加速模块446的时候）。

在操作中，加速器集成切片490中的WD提取单元491提取下一个WD 484，所述下一个WD 484包括待由图形加速模块446的图形处理引擎之一来完成的工作的指示。来自WD484的数据可存储在寄存器445中，并且由如所示出的MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页行走电路（walk circuitry）。中断管理电路447可处理从图形加速模块446接收的中断事件492。当执行图形操作时，由MMU 439将由图形处理引擎431-432、N所生成的有效地址493转化为真实地址。

在一个实施例中，针对每个图形处理引擎431-432、N和/或图形加速模块446复制相同一组寄存器445，并且其可由管理程序或操作系统来初始化。这些复制的寄存器中的每个可被包括在加速器集成切片490中。表1中示出了可由管理程序来初始化的示例性寄存器。

表1-管理程序初始化的寄存器

1	切片控制寄存器
		2	真实地址（RA）调度的进程区域指针
3	权限掩蔽覆盖寄存器
		4	中断向量表条目偏移
5	中断向量表条目限制
		6	状态寄存器
7	逻辑分区ID
		8	真实地址（RA）管理程序加速器利用记录指针
9	存储描述寄存器

表2中示出了可由操作系统来初始化的示例性寄存器。

表2-操作系统初始化的寄存器

1	进程和线程标识
		2	有效地址（EA）上下文保存/恢复指针
3	虚拟地址（VA）加速器利用记录指针
		4	虚拟地址（VA）存储段表指针
5	权限掩蔽
		6	工作描述符

在一个实施例中，每个WD 484是特定于具体图形加速模块446和/或图形处理引擎431-432、N的。它包含图形处理引擎431-432、N要完成其工作所要求的全部信息，或者它可以是对其中应用已设立待完成的工作的命令队列的存储器位置的指针。

图4E示出了对于共享模型的一个实施例的附加细节。本实施例包括其中存储有进程元素列表499的管理程序真实地址空间498。管理程序真实地址空间498经由管理程序496是可访问的，所述管理程序496虚拟化用于操作系统495的图形加速模块引擎。

共享的编程模型允许来自系统中所有分区或分区子集的所有进程或进程子集使用图形加速模块446。存在有两个编程模型，其中，图形加速模块446由多个进程和分区共享：时间切片共享和图形定向共享（graphics directed shared）。

在这个模型中，系统管理程序496拥有图形加速模块446，并且使其功能可用于所有操作系统495。为使图形加速模块446支持由系统管理程序496进行的虚拟化，图形加速模块446可遵守以下要求：1) 应用的作业请求必须是自主的（那就是说，无需在作业之间保持状态），或图形加速模块446必须提供上下文保存和恢复机制。2) 由图形加速模块446保证在指定时间量内完成应用的作业请求（包括任何转化故障），或图形加速模块446提供抢占作业的处理的能力。3) 当在定向共享编程模型中操作时，必须保证图形加速模块446在进程之间的公平性。

在一个实施例中，针对共享模型，要求应用480用图形加速模块446类型、工作描述符（WD）、权限掩蔽寄存器（AMR）值和上下文保存/恢复区域指针（CSRP）来进行操作系统495系统调用。图形加速模块446类型描述了用于系统调用的靶向加速功能。图形加速模块446类型可以是系统特定的值。WD专门针对图形加速模块446被格式化，并且可以采用图形加速模块446命令、指向用户定义的结构的有效地址指针、指向命令队列的有效地址指针或用于描述待由图形加速模块446完成的工作的任何其它数据结构的形式。在一个实施例中，AMR值是待用于当前进程的AMR状态。被传递到操作系统的值类似于设定AMR的应用。如果加速器集成电路436和图形加速模块446实现不支持用户权限掩蔽覆盖寄存器（UAMOR），那么操作系统可将当前UAMOR值应用于AMR值（在管理程序调用中传递AMR之前）。可选地，管理程序496可应用当前权限掩蔽覆盖寄存器（AMOR）值(在将AMR放置到进程元素483中之前）。在一个实施例中，CSRP是寄存器445之一，其包含应用的地址空间482中的区域的有效地址以用于使图形加速模块446保存和恢复上下文状态。如果不要求在作业之间保存状态或当作业被抢占时，这个指针是可选的。上下文保存/恢复区域可以是固定的（pinned）系统存储器。

在接收到系统调用时，操作系统495可验证应用480已注册并且已被给予使用图形加速模块446的权限。然后，操作系统495用表3中所示的信息来调用管理程序496。

表3–OS至管理程序调用参数

1	工作描述符（WD）
		2	权限掩蔽寄存器（AMR）值（潜在地被掩蔽）
3	有效地址（EA）上下文保存/恢复区域指针（CSRP）
		4	进程ID（PID）和可选线程ID（TID）
5	虚拟地址（VA）加速器利用记录指针（AURP）
		6	存储段表指针（SSTP）的虚拟地址
7	逻辑中断服务号（LISN）

在接收到管理程序调用时，管理程序496验证操作系统495已注册并且已被给予使用图形加速模块446的权限。然后，管理程序496将进程元素483放入到对于对应的图形加速模块446类型的进程元素链表中。进程元素可包括表4中所示的信息。

表4-进程元素信息

1	工作描述符（WD）
		2	权限掩蔽寄存器（AMR）值（潜在地被掩蔽）
3	有效地址（EA）上下文保存/恢复区域指针（CSRP）
		4	进程ID（PID）和可选线程ID（TID）
5	虚拟地址（VA）加速器利用记录指针（AURP）
		6	存储段表指针（SSTP）的虚拟地址
7	逻辑中断服务号（LISN）
		8	从管理程序调用参数导出的中断向量表
9	状态寄存器（SR）值
		10	逻辑分区ID（LPID）
11	真实地址（RA）管理程序加速器利用记录指针
		12	存储装置描述符寄存器（SDR）

在一个实施例中，管理程序初始化多个加速器集成切片490寄存器445。

如图4F中所示出，本发明的一个实施例采用经由公共虚拟存储器地址空间可寻址的统一存储器，所述公共虚拟存储器地址空间用于访问物理处理器存储器401-402和GPU存储器420-423。在这种实现中，在GPU 410-413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401-402且反之亦然，由此简化可编程性。在一个实施例中，虚拟/有效地址空间的第一部分被分配给处理器存储器401，第二部分被分配给第二处理器存储器402，第三部分被分配GPU存储器420，等等。由此跨处理器存储器401-402和GPU存储器420-423中的每个来分布整个虚拟/有效存储器空间（有时称为有效地址空间），从而允许任何处理器或GPU访问任何物理存储器（采用被映射到该存储器的虚拟地址）。

在一个实施例中，在MMU 439A-439E中的一个或多个内的偏置/一致性管理电路494A-494E确保主机处理器（例如，405）与GPU 410-413的高速缓存之间的高速缓存一致性，并且实现指示其中应存储有某些类型的数据的物理存储器的偏置技术。虽然图4F中示出了偏置/一致性管理电路494A-494E的多个实例，但是可在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内实现偏置/一致性电路。

一个实施例允许使用共享虚拟存储器（SVM）技术来访问GPU附连的存储器420-423并将其映射为系统存储器的部分，而无需经受与完全系统高速缓存一致性相关联的典型性能缺陷。GPU附连的存储器420-423作为系统存储器来被访问而无繁重的高速缓存一致性开销的能力为GPU卸载提供了有益的操作环境。这种布置允许主机处理器405软件设置操作数和访问计算结果，而没有传统I/O DMA数据拷贝的开销。此类传统拷贝涉及驱动器调用、中断和存储器映射I/O（MMIO）访问，其相对于简单的存储器访问全部都是低效的。同时，访问GPU附连的存储器420-423而无高速缓存一致性开销的能力对于卸载的计算的执行时间可以是关键的。在具有实质流传送写存储器业务的情况下，例如，高速缓存一致性开销可以显著减少由GPU 410-413所见的有效写带宽。操作数设置的效率、结果访问的效率和GPU计算的效率在确定GPU卸载的有效性中全部都起到一定作用。

在一个实现中，由偏置跟踪器数据结构来驱动在GPU偏置与主机处理器偏置之间的选择。例如，可使用偏置表，其可以是每GPU附连的存储器页包括1或2个位的页粒度结构（即，以存储器页的粒度来控制）。可以在一个或多个GPU附连的存储器420-423的被偷的（stolen）存储器范围中实现偏置表，其中在GPU 410-413中具有或不具有偏置高速缓存（例如，用于高速缓存偏置表的频繁/最近使用的条目）。备选地，可将整个偏置表维持在GPU内。

在一个实现中，在实际访问GPU存储器之前访问与每一次访问GPU附连的存储器420-423相关联的偏置表条目，从而促使以下操作。首先，来自GPU 410-413的在GPU偏置中寻找其页的本地请求被直接转发到对应的GPU存储器420-423。来自GPU的在主机偏置中寻找其页的本地请求被转发到处理器405（例如，通过如上文所讨论的高速链路）。在一个实施例中，来自处理器405的在主机处理器偏置中寻找所请求的页的请求完成类似于正常存储器读取的请求。可替代地，可将针对GPU偏置的页的请求转发到GPU 410-413。然后，如果GPU当前未在使用该页，则GPU可将该页转变到主机处理器偏置。

可以由基于软件的机制、硬件辅助的基于软件的机制抑或针对有限一组情况由纯粹基于硬件的机制来改变页的偏置状态。

用于改变偏置状态的一个机制采用API调用（例如，OpenCL），其进而调用GPU的装置驱动器，所述装置驱动器进而发送消息（或入队命令描述符）到GPU，从而指导它改变偏置状态并且针对一些转变在主机中执行高速缓存转储清除（cache flushing）操作。高速缓存转储清除操作对于从主机处理器405偏置转变到GPU偏置来说是需要的，但对于反向转变来说是不需要的。

在一个实施例中，通过暂时渲染由主机处理器405不可高速缓存的GPU偏置页来维持高速缓存一致性。为了访问这些页，处理器405可请求来自GPU 410的访问，其可或可不立即授予访问（取决于实现）。因此，为减少处理器405与GPU 410之间的通信，对于确保GPU偏置页是由GPU所要求但非被主机处理器405所要求（且反之亦然）的那些页是有利的。

图形处理流水线

图5示出根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所示出的图形处理流水线500。所述图形处理器可以被包括在如本文描述的并行处理子系统（诸如图2的并行处理器200）内，在一个实施例中，其是图1的（一个或多个）并行处理器112的变形。各种并行处理系统可以经由如本文描述的并行处理单元（例如，图2的并行处理单元202）的一个或多个实例来实现图形处理流水线500。例如，着色器单元（例如，图3的图形多处理器234）可配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数据组装器502，图元组装器506、514、518，曲面细分单元510，光栅化器522和光栅操作单元526的功能也可由处理集群（例如，图3的处理集群214）内的其它处理引擎和对应的分区单元（例如，图2的分区单元220A-220N）来执行。还可使用针对一个或多个功能的专用处理单元来实现图形处理流水线500。在一个实施例中，可以由通用处理器（例如，CPU）内的并行处理逻辑来执行图形处理流水线500的一个或多个部分。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528来访问芯片上存储器（例如，如图2中的并行处理器存储器222），所述存储器接口528可以是图2的存储器接口218的实例。

在一个实施例中，数据组装器502是收集对于表面和图元的顶点数据的处理单元。数据组装器502随后将包括顶点属性的顶点数据输出至顶点处理单元504。顶点处理单元504是可编程执行单元，其执行顶点着色器程序，如由顶点着色器程序所指定那样照亮（lighting）并变换顶点数据。顶点处理单元504读取存储在高速缓存、本地或系统存储器中的数据以供在处理顶点数据时使用，并且顶点处理单元504可被编程为将顶点数据从基于对象的坐标表示变换到世界空间坐标空间或归一化装置坐标空间。

图元组装器506的第一实例从顶点处理单元504接收顶点属性。图元组装器506按需读取存储的顶点属性，并且构建图形图元以用于由曲面细分控制处理单元508处理。图形图元包括如由各种图形处理应用编程接口（API）所支持的三角、线段、点、补片（patch）等等。

曲面细分控制处理单元508将输入顶点视为用于几何补片的控制点。控制点是从来自补片的输入表示（例如，补片的基础）变换到适合于由曲面细分评估处理单元512在表面评估中使用的表示。曲面细分控制处理单元508也可以计算对于几何补片的边缘的曲面细分因数。曲面细分因数应用于单个边缘，并且对与该边缘相关联的依赖视图的细节等级进行量化。曲面细分单元510配置成接收对于补片的边缘的曲面细分因数，并且将补片曲面细分成诸如线、三角或四边形图元的多个几何图元，其被传送到曲面细分评估处理单元512。曲面细分评估处理单元512对再划分的补片的参数化坐标进行操作，以生成对于与几何图元相关联的每个顶点的表面表示和顶点属性。

图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性（所述曲面细分评估处理单元按需读取存储的顶点属性），并且构建图形图元以用于由几何处理单元516处理。几何处理单元516是可编程执行单元，其执行几何着色器程序以按由几何着色器程序所指定那样变换从图元组装器514所接收的图形图元。在一个实施例中，几何处理单元516被编程为将图形图元再划分成一个或多个新图形图元，并且运算用于对新图形图元进行光栅化的参数。

在一些实施例中，几何处理单元516可在几何流中增加或删除元素。几何处理单元516将指定新图形图元的参数和顶点输出到图元组装器518。图元组装器518从几何处理单元516接收参数和顶点，并且构建图形图元以用于由视口缩放、拣选和剪辑单元520来处理。几何处理单元516读取存储在并行处理器存储器或系统存储器中的数据以供在处理几何数据时使用。视口缩放、拣选和剪辑单元520执行剪辑、拣选和视口缩放，并将处理的图形图元输出到光栅化器522。

光栅化器522可以执行深度拣选和其它基于深度的优化。光栅化器522还对新图形图元执行扫描转换以生成片段，并且将那些片段和相关联的覆盖数据输出到片段/像素处理单元524。片段/像素处理单元524是配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524按由片段或像素着色器程序所指定那样变换从光栅化器522接收的片段或像素。例如，可将片段/像素处理单元524编程为执行以下操作以产生输出到光栅操作单元526的着色的片段或像素，所述操作包括但不限于纹理映射、着色、混合、纹理校正和透视校正。片段/像素处理单元524可以读取存储在并行处理器存储器或系统存储器中的数据以供在处理片段数据时使用。可将片段或像素着色器程序配置成以样本、像素、图块或其它粒度来着色（取决于针对处理单元配置的采样率）。

光栅操作单元526是处理单元，其执行包括但不限于模板印刷、z测试、混合和诸如此类的光栅操作，并将像素数据作为处理的图形数据输出，以存储在图形存储器（例如，如图2中的并行处理器存储器222和/或如图1中的系统存储器104）中，以显示在所述一个或多个显示装置110上，或者供由（一个或多个）并行处理器112或所述一个或多个处理器102中的一个来进一步处理。在一些实施例中，将光栅操作单元526配置成压缩被写入到存储器的z或颜色数据，并且解压缩从存储器读取的z或颜色数据。

异步显示

图6A是图示用于在显示器上显示图像的常规光栅扫描过程的框图600。框图600包含以通信方式耦合到4x4光栅扫描显示器604的计算装置602。要指出，4x4光栅扫描显示器604仅用于说明性目的。本领域技术人员将意识到，显示器604中的小数量像素被极大地最小化。在真实世界显示器中，诸如例如HD（高清）显示器中，可存在1920x1080像素。计算装置602此外可包含中央处理单元（CPU）、图形处理单元（GPU）以及存储器，诸如但不限于随机存取存储器。计算装置602可以是输出图像、画面、视频或者要显示的其它视觉数据的任何装置。例如，计算装置602可以是但不限于相机、DVD播放器、游戏系统、图形适配器、移动电话、平板、可穿戴装置等。计算装置602输出要在显示器604上显示的图像。在一个实施例中，显示器604可以是计算装置602（诸如但不限于平板、电话或可穿戴装置）的内置组件。在另一实施例中，显示器604可外部连接到计算装置602。

在显示器604上显示图像的过程被称为光栅扫描。光栅扫描在每帧的基础上一次一个像素地更新显示器604上的每个像素。它从左向右更新每行像素，并从顶到底更新每行。使用在图6A中描绘的线和箭头图示在显示器604上按其更新像素的顺序。

如之前所指示的，每秒30帧的帧速率对于人类感知是良好的，但当增加虚拟现实、增强现实或游戏时，每秒30帧不足以控制时延。系统如今尝试通过将每秒的帧增加到每秒90或120帧来解决时延问题。这有助于保持时延减少，但要求更多计算功率。下面提出了有助于减少时延同时最优化功率的实施例。

在一个实施例中，要显示的数据被异步发送。代替不得不以某一速率刷新每个像素，仅发送从一帧到下一帧改变的像素。例如，如果你正在观看其中背景保持不变并且一帧一帧地改变的东西仅是人物的脸上的表情的场景，则仅代表正在改变的面部表情的显示器上的像素被刷新。背景像素保持不变，并且因此不需要被刷新。

图6B是图示计算装置602仅更新已经改变的显示器604上的像素的框图610。如图6B中所示，代替具有圆形形状（如图6A中所示），像素606现在表示八边形的形状。计算装置602当刷新显示器604时，仅发送一个像素，也就是像素606（改变的像素）。剩余像素未改变，并因此不被更新或刷新。由于像素606当它从圆形改变到八边形时被异步地更新而不是在下一帧更新，因此对于该更新的时延被减少了。对于更新一个像素（像素606）对比更新显示器604上的所有16个像素，要消耗的功率少得多。

基于块的相机更新

在一个实施例中，相机提供用于捕获相机上图像并且确定从一个图像到下一图像已经被更新的基于像素的块的机制。相机在确定更新块或区域之后，将更新块/区域连同包含对应像素块地址(x,y)坐标的元数据发送到SOC（芯片上系统）或存储器面板显示器，以将更新块/区域与先前帧复合以用于在存储器面板显示器上显示。

图7A是根据实施例用于基于块的相机更新的示范框图700。框图700包含相机702、芯片上系统706、存储器708和显示器710。相机702连接到芯片上系统706，并且芯片上系统706连接到存储器708和显示器710。SOC此外包含一个或更多存储器、用于处理图像的ISP（图像信号处理器）、CPU和GPU。如图7A所示，相机702确定更新块/区域704。更新块/区域704表示先前图像n-1与当前图像n之间的改变。

图7E图示了根据实施例的更新块/区域。帧0表示图像n-1，并且帧1表示图像n。帧1与帧0一样，除了帧1的小块/区域，其被指示为更新块/区域704。代替处理整个帧1，仅处理从相机702到显示器710的更新块/区域704。更新块/区域704由相机702确定。

返回到图7A，更新块704连同包含定义对于图像中更新块704的位置的像素块地址坐标(X,Y)的元数据被传到SOC。在一个实施例中，SOC 706将更新块704与存储在存储器708中的先前图像n-1融合。SOC 706使用像素块地址坐标(X,Y)以融合在先前图像n-1上在适当位置处的更新块704。SOC 706然后将具有更新块704的图像存储在存储器708中，并将包含更新块704的图像发送到显示器710。显示器710用包含更新块704（如显示器710中所示）的图像更新。

图7B是根据实施例描述用于相机确定更新块的方法的示范流程图。过程开始于框718，在其中过程继续进行到框720。

紧接在过程开始之后，在框720，相机将第一图像位设置成1。第一图像位当设置时指示，相机将要获取第一图像。该过程继续进行到框722。

在框722，相机获取图像，称为图像n。图像n被存储在相机存储器中。该过程然后继续进行到判定框723。

在判定框723，确定是否设置了第一图像位。如果确定第一图像位被设置，则图像n要被发送到SOC。该过程然后继续进行到框725。

在框725，图像n连同第一图像位被发送到SOC，以指示图像n是第一图像并且应该被显示。该过程继续进行到判定框727。

返回到判定框723，如果确定第一图像位是0，则该过程继续进行到框724。

在框724，相机确定什么区域从先前图像n-1改变了。在一个实施例中，相机在确定什么区域改变了（即更新块704）时，将图像划分成多个小区域。对于每个区域，确定CRC（循环冗余校验）值。CRC值用于确定某区域是否已经从一个图像到下一图像改变了。下面参考图7D提供用于确定什么区域已经从先前图像n-1改变了的过程的更详细描述。在另一实施例中，相机可使用不同算法以确定什么区域从图像n-1到图像n改变了，诸如例如直方图算法。直方图和其它算法在本领域是众所周知的。该过程然后继续进行到框726。

在框726，每个更新区域连同包含指示从先前图像n-1改变的图像n中的区域的位置的对应X、Y坐标的元数据被发送到SOC 706。该过程然后继续进行到判定框727。

在判定框727，SOC 706将校验判断这是否是第一图像。如果这是第一图像，即，第一图像位被设置成1，则要显示第一图像，并且该过程继续进行到框729。如果该图像不是第一图像，则SOC将会将更新区域与先前图像n-1融合以创建要显示的新图像（框728）。称为图像n的新图像被存储在存储器708中。该过程然后继续进行到框729。

在框729中，图像n的格式被修改成匹配显示器格式。该过程然后继续进行到框731。

在框731，格式化的图像被发送到显示器。该过程然后继续进行到框734。

在框734，格式化的图像被显示在显示器710上。第一图像位被设置成零（0）。这是下一捕获的图像将不是第一图像的指示。该过程然后继续进行返回到框722以捕获下一图像。

在一个实施例中，显示器710可包含存储器面板。存储器面板允许更新区域的融合发生在显示器710上代替在SOC上。图7C是根据实施例图示用于使用具有存储器面板的显示器的基于块的相机更新的示范方法的流程图。过程开始于框718，在其中过程继续进行到框720。

紧接在过程开始之后，在框720，相机将第一图像位设置成1。这个第一图像位当设置时指示，相机将要获取第一图像。该过程然后继续进行到框722。

在框722，相机获取图像，称为图像n。图像n被存储在相机存储器中。该过程然后继续进行到判定框723。

在判定框723，确定是否设置了第一图像位。如果确定第一图像位被设置，则图像n要被发送到SOC。该过程然后继续进行到框725。

在框725，图像n连同第一图像位被发送到SOC，以指示图像n是第一图像并且应该被显示。该过程继续进行框727。

返回到判定框723，如果确定第一图像位是0，则该过程继续进行到框724。

在框724，相机确定什么区域从先前图像n-1改变了。下面参考图7D提供用于确定什么区域已经从先前图像n-1改变了的过程的更详细描述。该过程然后继续进行到框726。

在框726，每个更新区域连同包含指示图像n中的区域的位置的对应X、Y坐标的元数据被发送到SOC 706。图像第一位也被发送到SOC。该过程然后继续进行到判定框727。

在判定框727，确定是否设置了第一图像位。如果第一图像位被设置，则该过程继续进行到框729。

在框729，用于图像n的图像格式被修改成匹配显示器格式。该过程然后继续进行到框731。

在框731，格式化的图像被发送到显示器。该过程然后继续进行到框734。

返回到判定框727，如果第一图像位是0，则在框730，用于每个更新区域的图像格式被修改成匹配显示器格式。该过程然后继续进行到框732。

在框732，格式化的更新区域以及它们的对应X和Y值被发送到显示器。该过程然后继续进行到框733。

如之前所指示的，显示器710包含存储器面板。存储器面板允许显示器存储先前图像n-1。在框733，显示器从显示器存储器面板检索先前图像n-1，并将更新区域与先前图像n-1融合以创建新图像n。新图像n被存储在显示器存储器面板中。该过程继续进行到框734。

在框734，图像n被显示在显示器710上。第一图像位被设置成零（0）。这是下一捕获的图像将不是第一图像的指示。该过程然后继续进行返回到框722以捕获下一图像。

图7D是根据实施例用于确定用于基于块的相机更新的更新区域的示范方法的流程图。过程开始于框740，在其中过程继续进行到框742。

在框742，图像被分成小区域。该过程然后继续进行到框744。

在框744，确定对于每个区域的CRC值，并将CRC值存储在相机存储器中。该过程然后继续进行到框746至752。

在框746至752，对于每个区域发生如下过程：（1）将对于当前图像（图像n）的CRC值与对于先前图像（图像n-1）的CRC值相比较（框748）；（2）如果CRC值是不同的（判定框750），则选择该区域作为更新区域，并标记用于更新区域的对应X、Y坐标（框752）；以及（3）返回到框748，直到所有区域都已经被比较为止。

该过程然后继续进行到框754。在框754，该过程结束。

异步游戏系统

图8中示出了异步、事件驱动的示范游戏系统800。游戏系统800是用于交互视频游戏玩乐和显示的专用计算机系统。游戏系统800此外包含CPU、GPU、随机存取存储器（RAM）、扬声器等。游戏系统800处理视频游戏，并经由异步显示器814渲染来自游戏的交互视频。如图8所示，游戏系统800包含输入装置，诸如但不限于眼睛跟踪器802、差分视频相机804、6DOF（6°自由度）跟踪器806、手势跟踪器808和游戏控制器810。游戏系统800还可通过因特网812接收来自远程玩家的输入数据/动作。游戏系统800经由扬声器（未明确示出）输出音频信号，并将更新的视频内容（地址和有颜色的像素内容）发送到异步显示器814，以便用已经基于在玩游戏期间已经发生的一个或更多事件而改变的内容来更新显示器。

眼睛跟踪器802监测玩家眼睛的改变位置。它跟踪眼睛如何相对于玩家的头部移动。眼睛跟踪器802输出眼睛位置的改变以及其中发生改变的时间。

差分视频相机804跟踪落在每个像素上的光量，以及当光向上或向下波动时，它发送指示亮度已向上或向下波动的事件。差分视频相机804输出对于像素的亮度改变以及该像素的对应地址。

6DOF跟踪器806以6°自由度（即，滚动（roll）、倾斜（pitch）、偏航（yaw）、x、y和z）跟踪玩家的头部位置。6DOF跟踪器806输出其中头部位置移动的方向以及其中头部位置改变的时间。

手势跟踪器808跟踪玩家的手部活动以检测玩家是否用他们的手做出某种象征，或者他们是否用他们的手做出某种运动，该某种象征或某种运动对于正在玩的游戏具有某种相关性。换言之，手势跟踪器808检测玩家是否用他们的手做出某种手势。手势跟踪器808输出所做的手势以及在其中做手势的与显示器814上的图像相关的位置。

游戏控制器810是与游戏系统800一起用于向正在玩的视频游戏提供输入的装置。游戏控制器810可包含按钮和旋钮。按钮和旋钮通常用于控制视频游戏中的物体或人物。游戏控制器810输出代表由游戏玩家使用的按钮和旋钮的信号。

游戏系统800还可通过因特网812接收来自游戏的一个或更多远程玩家的动作作为输入。动作范围可从控制器按钮和旋钮到手势、头部活动、眼睛活动、像素改变连同对应地址等。

在一个实施例中，异步、事件驱动的系统使用事件驱动的相机和传感器以驱动异步游戏系统800，该系统800转而驱动异步显示器814。在实施例中，代替以固定帧速率更新显示器814上的每个像素，到显示器814的界面被修改成当事件发生时仅向显示器发送改变。例如，事件可以是但不限于：头部和/或眼睛位置的改变、新手势、控制器改变、相机改变、通过因特网的来自远程玩家的动作的改变等。在其中这些事件中的任一个发生的时间，游戏系统800将向显示器发送地址和像素改变。显示器然后使用带有表示改变的像素的像素地址，更新改变的位置。

基于优先化输入的帧/更新调度器

本地传感器802、804、806和808、游戏控制器810以及通过因特网的来自远程玩家的动作全都是到游戏系统800中的异步输入。随着到游戏系统800中的如此多的异步输入，需要一种监听异步输入并确定何时足够的事物已经改变以促使要求渲染新帧或块更新的场景改变的方法。在实施例中，调度器可与异步显示器一起用于确定何时监听异步输入并确定何时足够的事物已经改变而要渲染新帧或块更新。调度器使用事件输入与向每个事件输入的相对加权的添加来确定何时渲染新帧或块。

图9示出了基于到游戏系统800的事件输入的示例得分表。得分表中的值可以是应用特定的，并且因此，对于不同游戏情形可以不同。例如，驱动显示器的事件可取决于正在玩的游戏类型。如果正在玩的游戏要求着重使用头戴式耳机，则基于头戴式耳机的事件比其它输入可更着重被加权。

如图9的示例所示，可发生促使调度器确定应该在异步显示器上渲染和显示帧或块的示例事件包含：平滑眼睛跟踪事件、扫视眼睛跟踪事件、控制器事件、头部位置改变事件、相机事件、网络事件和手势事件。每个事件都具有要在时间t=0应用的初始得分。例如，在时间t=0的平滑眼睛跟踪是50点得分，而在t=0的网络事件是5点得分。根据该表，每毫秒都更新得分。例如，平滑眼睛跟踪每毫秒增加20点，而网络事件每毫秒增加10点。该表还包含对于每个事件的更新极限。例如，平滑眼睛跟踪具有10 msec的更新极限，而网络事件具有300 msec的更新极限。

图10是图示根据实施例用于异步显示器上的事件驱动的帧或块更新的示范事件驱动过程的流程图1000。过程以框1002开始，在其中该过程立即继续进行到框1004。

在框1004，调度器等待事件输入或超时。该过程然后继续进行到框1006。

在框1006，与正在发生的事件关联的对应权重被添加到得分。该过程然后继续进行到判定框1008。

在判定框1008，确定是否已经超过了极限。如果尚未超过极限，则该过程返回到框1004，在其中它等待事件输入或超时。

返回到判定框1008，如果已经超过了极限，则该过程继续进行到框1010。在框1010，基于事件更新帧或块。该过程然后继续进行到框1012。

在框1012，得分被清除。该过程然后继续进行返回到框1004，在其中它等待事件输入或超时。

使用其中仅平滑眼睛跟踪事件发生的简单情形，极限被设置成200点，并且在框1004，接收平滑眼睛跟踪的事件输入。在框1006，得分被更新成50点，得分用于在t0的平滑眼睛跟踪。在判定框1008，确定极限尚未被超过（t0）（50点的当前得分不超过200点的极限），因此该过程继续进行返回到框1004。在框1004，尚未有新事件发生，但在t=1 msec，超时发生，并且该过程继续进行到框1006，在其中得分得到20点的增加。因此在时间t1=1msec，得分现在是70。如果没有新事件发生，则此过程将每msec重复其本身，直到得分超过该极限为止。换言之，在t=8 msec，得分将是210点，其超过在该示例中使用的200点极限。该过程然后继续进行到框1010，在其中渲染并显示帧或块。在框1012，然后清除得分，并且该过程继续进行返回到框1004，在其中它等待另一事件输入。

显示技术

现在转到图11，示出了性能增强的计算系统1100。在图示的示例中，处理器1110耦合到显示器1120。处理器1110一般可生成要显示在显示器1120的LCD面板1150上的图像。在一个示例中，处理器1110包含通信接口，诸如例如视频图形阵列（VGA）、显示端口（DP）接口、嵌入式显示端口（eDP）接口、高清多媒体接口（HDMI）、数字视觉接口（DVI）等等。处理器1110可以是处理图形数据并生成显示在LCD面板1150上的图像（例如视频帧、静止图像）的图形处理器（例如图形处理单元/GPU）。而且，处理器1110可包含生成像素数据的一个或多个图像处理流水线。图像处理流水线可符合OPENGL架构或其它适合的架构。此外，处理器1110可连接到主机处理器（例如中央处理单元/CPU），其中主机处理器执行控制处理器1110和/或与之交互的一个或多个装置驱动器。

所图示的显示器1120包含定时控制器（TCON）1130，其可单独寻址LCD面板1150中的不同像素，并且每刷新循环更新LCD面板1150中的每个单独像素。在这方面，LCD面板1150可包含多个液晶元件，诸如例如液晶和集成颜色滤波器。LCD面板1150的每个像素可包含分别具有红、绿和蓝颜色滤波器的三个一组的液晶元件。LCD面板1150可将这些像素布置在二维（2D）阵列中，2D阵列经由行驱动器1152和列驱动器1154控制以更新由LCD面板1150正在显示的图像。从而，TCON 1130可驱动行驱动器1152和列驱动器1154以寻址LCD面板1150的特定像素。TCON 1130还可调整提供给像素中液晶元件的电压以改变穿透过三个液晶元件中每个元件的光强度，并且因此改变在LCD面板1150的表面上显示的像素的颜色。

背光1160可包含布置在LCD面板1150的边缘处的多个发光元件，诸如例如发光二极管（LED）。相应地，由LED生成的光可由扩散器（未示出）通过LCD面板1150分散。在另一示例中，LED被布置在在LCD面板1150正后方的2D阵列中，在配置中有时称为直接背光，因为每个LED都通过定位在LED前方的LCD面板1150的一个或多个对应像素来分散光。发光元件还可包含沿LCD面板1150的一个或多个边缘布置的紧凑荧光灯（CFL）。为了消除多个边缘，边缘的组合可被更改成实现区域的选择性照亮，其中采用较小功率来使用比一整组照明元件要更少的照明元件。

发光元件还可包含放置在LCD面板1150后面的一片或更多片电致发光（electroluminescent）材料。在此类情况下，来自该片表面的光可通过LCD面板1150的像素分散。此外，该片可被划分成多个区域，诸如例如一分为四。在一个示例中，每个区域被单独控制以仅照亮LCD面板1150的部分。也可使用其它背光解决方案。

所图示的显示器1120还包含向背光1160的发光元件提供电压的背光控制器(BLC)1140。例如，BLC 1140可包含脉冲宽度调制（PWM）驱动器（未示出）以生成激活背光1160的至少部分发光元件的PWM信号。PWM信号的占空比和频率可促使由发光元件生成的光变暗。例如，100%占空比可对应于发光元件完全通电，并且0%占空比可对应于发光元件完全断电。从而，中间占空比（例如25%、50%）通常促使发光元件在与占空比的百分比成比例的部分循环周期内被接通。循环周期可足够快以使发光元件的闪烁不引起人眼的注意。此外，对用户的影响可以是，由背光1160发射的光的程度低于在背光1160完全激活的情况下。BLC 1140可与TCON 1130分开或合并到TCON 1130中。

备选地，可使用发射显示系统，其中LCD面板1150将由发射显示面板（例如有机发光二极管/OLED）替代，将省略背光1160，并且可分别使用行驱动器1152和列驱动器1154直接调制像素颜色和亮度。

基于距离的显示分辨率

图12A示出了其中用户1218与包含显示单元1228的数据处理装置1200交互的情形。显示器处理装置1200例如可包含笔记本计算机、桌上型计算机、平板计算机、可翻转式平板、移动因特网装置（MID）、个人数字助理（PDA）、可穿戴装置（例如头部安装式显示器/HMD）、媒体播放器等或它们的任何组合。所图示的数据处理装置1200包含耦合到存储器1222的处理器1224（例如嵌入式控制器、微控制器、主机处理器、图形处理器），存储器1222可包含通过处理器1224可寻址的存储位置。如将更详细地论述，距离传感器1210可实现针对于显示单元1228的基于距离的显示分辨率。

所图示的存储器1222包含要被渲染在显示单元1228上的显示数据1226。在一个示例中，处理器1224在将显示数据1226呈现在显示单元1228上之前对显示数据1226进行数据转换。后处理引擎1214可在处理器1224上执行以接收显示数据1226和距离传感器1210的输出。后处理引擎1214可将显示数据1226修改成增强显示单元1228上屏幕内容的可读性，降低数据处理装置1200中的功耗等，或者它们的任何组合。

除了操作系统1212和应用1220之外，所图示的存储器1222存储显示分辨率设置1216。显示分辨率设置1216可规定显示数据1226的若干像素沿长度维度和宽度维度呈现在显示单元1228上。如果由应用1220所生成的显示数据1226与显示单元1228的格式不兼容，则处理器1224可将显示数据1226的比例配置成匹配显示单元1228的格式。在这方面，显示分辨率设置1216可与定义对于显示单元1228的其它设置的配置数据关联和/或合并于其中。此外，显示分辨率设置1216可依据单位距离或面积（例如每英寸像素/PPI）或其它适合的参数进行定义。

应用1220可生成用户界面，其中用户1218可与用户界面交互以从通过用户界面提供的一个或多个选项中选择显示分辨率设置1216，作为请求的值录入显示分辨率设置1216，诸如此类。从而，显示数据1226可在被渲染在显示单元1228上之前重定大小以适合于显示分辨率设置1216。

距离传感器1210可跟踪用户1218与显示单元1228之间的距离，其中距离感测可通过与数据处理装置1200/显示单元1228关联的物理按钮、通过由应用1220提供的用户界面和/或操作系统1220的加载等等触发。例如，在数据处理装置1200的引导期间，操作系统1212可进行用于触发背景或前景中的距离感测的自动过程。距离感测可周期性进行或连续进行。

图12B示出了距离感测情形的一个示例。在图示的示例中，距离传感器1210使用收发器1208以在用户1218的方向下发射电磁波束1202。从而，收发器1202可能定位在数据处理装置1200（图12A）的面向前的表面上。电磁波束1202可冲击用户1218，并作为返回电磁波束1204从用户1218反射/散射。返回电磁波束1204例如可由处理器1224（图12A）和/或后处理引擎1214（图12A）分析，以确定在用户1218与显示单元1228（图12A）之间的距离1206。距离1206可用于调整显示分辨率设置1216。

显示层

现在转到图13，示出了显示器系统1300，其中使用级联的显示层1361、1362和1363来实现显示器装配1360中空间/时间的超分辨率。在所图示的示例中，处理器1310经由总线1320向系统1300提供最初图形数据1334（例如视频帧、静止图像）。级联的显示程序1331可被存储在存储器1330中，其中级联的显示程序1331可以是与显示器装配1360关联的显示器驱动的部分。所图示的存储器1330还包含最初图形数据1334和因式分解的图形数据1335。在一个示例中，级联的显示程序1331包含时间因式分解组件1332和空间因式分解组件1333。时间因式分解组件1332可执行时间因式分解计算，以及空间因式分解组件可执行空间因式分解计算。级联的显示程序1331可基于用户配置和最初图形数据1334导出用于呈现在每个显示层1361、1362和1363上的因式分解的图形数据1335。

显示器装配1360可被实现为例如用在头部安装式显示器（HMD）应用中的LCD（液晶显示器）。更具体地说，显示器装配1360可包含一堆LCD面板、接口板、透镜附件等等。每个面板例如可以以1280x800像素的原生分辨率和采用60Hz刷新速率来操作。可使用其它原生分辨率、刷新速率、显示器面板技术和/或层配置。

多个显示单元

图14示出了包含一般可用于输出包含以黏着力和结构式拓扑形式的协调内容的宽屏（例如全景）呈现1440的一组显示单元1430(1430a-1430n)的图形显示器系统1400。在所图示的示例中，数据处理装置1418包含向在网络1420上从该组显示单元1430接收的硬件简档数据1402应用逻辑函数1424的处理器1415。当未发现硬件简档数据与硬件简档查找表1412中的一组设置匹配时，向硬件简档数据1402的逻辑函数1424的应用可创建一组自动拓扑设置1406。所图示的该组自动拓扑设置1406在网络1420上从显示处理装置1418传送到显示单元1430。

处理器1415可在从显示驱动器1410接收到逻辑函数1424时执行并运行逻辑函数1424。在这方面，显示驱动器1410可包含自动配置和构造显示单元1432的拓扑以创建呈现1440的自动拓扑模块1408。在一个示例中，显示驱动器1410是一组指令，所述指令当由处理器1415执行时促使数据处理装置1418与显示单元1430、视频卡等通信，并进行自动拓扑生成操作。

数据处理装置1418例如可包含服务器、桌上型电脑、笔记本计算机、平板计算机、可翻转式平板、MID、PDA、可穿戴装置、媒体播放器，诸如此类。因此，显示器处理装置1418可包含硬件控制模块1416、存储装置1414、随机存取存储器（RAM，未示出）、包含一个或多个视频控制器卡的控制器卡等等。在一个示例中，显示单元1430是彼此协调以产生呈现1440的平板显示器（例如液晶、有源矩阵、等离子体等）、HMD、视频投影装置等等。此外，呈现1440可基于存储在存储装置1414中的媒体文件而生成，其中媒体文件例如可能包含电影、视频剪辑、动画、广告等，或它们的任何组合。

术语“拓扑”可被视为第一显示单元1430a、第二显示单元1430b、第三显示单元1430n等等的数量、缩放、形状和/或其它配置参数。相应地，显示单元1430的拓扑可使呈现1440能够视觉上一致呈现，使得呈现1440的个体部分与通过显示单元1430在播放的媒体的最初维度和范围成比例且可兼容。从而，拓扑可构成不受在呈现1440中渲染的内容的大小或形状的连续改变影响的几何性质和/或空间关系。在一个示例中，自动拓扑模块1408包含定时模块1426、控制模块1428、信号监测器模块1432和信号显示模块1434。定时模块1426可将该组显示单元1430中的具体显示单元指派为样本显示单元。在此类情况下，定时模块1426可将剩余显示单元1430指派为附加显示单元。在一个示例中，定时模块1426可自动将形状因数设置成与硬件简档数据1402可兼容，其中呈现1440由一序列图形信号1422自动启动。

在一个示例中，控制模块1428修改该组自动拓扑设置1406。此外，信号监测器模块1432可自动监测该序列图形信号1422，并触发存储装置1414以将该组自动拓扑设置1406与硬件简档查找表1412关联。而且，信号监测器模块1432可根据一组改变准则自动检测该组显示单元1430中的改变，并自动生成对应于该组显示单元1430中的改变的新拓扑简档。从而，可将新拓扑简档应用于该组显示单元1430。如果该序列图形信号1422无法满足一组准则，则信号监测器模块1432还可触发信号显示模块1434重新应用该组自动拓扑设置1406。如果硬件简档数据1402不支持该序列图形信号1422的自动拓扑显示，则数据处理装置1418可报告错误，并将错误记录在错误日志1413中。

云协助的媒体递送

现在转到图15，云游戏系统1500包含通过网络1510耦合到服务器1520的客户端1540。客户端1540一般可以是在服务器1520上存放、处理和渲染的图形（例如游戏、虚拟现实/VR、增强现实/AR）内容的消费端。所图示的服务器1520（其可以是可缩放的）具有同时向多个客户端提供图形内容（例如通过利用并行和分摊的处理和渲染资源）的容量。在一个示例中，服务器1520的可缩放性受网络1510的容量的限制。相应地，可存在某一阈限数量的客户端，在该阈限以上，可使到所有客户端的服务降级。

在一个实施例中，服务器1520包含图形处理器（例如GPU）1530、主机处理器（例如CPU）1524和网络接口卡(NIC) 1522。NIC 1522可从客户端1540接收对于图形内容的请求。来自客户端1540的请求可促使经由在主机处理器1524上执行的应用从存储器检索图形内容。主机处理器1524可执行高级操作，诸如例如确定给定场景中的对象的位置、碰撞和运动。基于高级操作，主机处理器1524可生成渲染命令，这些命令可与场景数据组合并由图形处理器1530执行。渲染命令可促使图形处理器1530针对要经由客户端1540呈现的场景定义场景几何形状、着色、照亮、运动、纹理、相机参数等。

更具体地说，所图示的图形处理器1530包含根据由主机处理器1524生成的渲染命令执行渲染规程的图形渲染器1532。图形渲染器1532的输出可以是被提供给帧捕获器1534的原始视频帧流。所图示的帧捕获器1534耦合到编码器1536，编码器1536可压缩/格式化原始视频流以便在网络1510上传送。编码器1536可使用各种各样的视频压缩算法，诸如例如来自国际电信联盟电信标准化部门（ITUT）的H.246标准、来自国际标准化组织/国际电工学委员会(ISO/IEC)的MPEG4高级视频译码（AVC）标准等等。

所图示的客户端1540（其可以是桌上型计算机、笔记本计算机、平板计算机、可翻转式平板、可穿戴装置、MID、PDA、媒体播放器等）包含用于从服务器1520接收传送的视频流的NIC 1542。NIC 1522可包含用于客户端1540中的网络接口的软件层的基础和物理层以便促进在网络1510上的通信。客户端1540还可包含采用编码器1536的相同格式化/压缩方案的解码器1544。从而，解压缩的视频流可从解码器1544提供给视频渲染器1546。所图示的视频渲染器1546耦合到视觉上呈现图形内容的显示器1548。

如已经指出，图形内容可包含游戏内容。在这方面，客户端1540可进行实时交互流播，其涉及从输入装置1550收集用户输入，并经由网络1510向服务器1520递送用户输入。云游戏的该实时交互组件可针对于时延造成挑战。

附加系统概述示例

图16是根据实施例的处理系统1600的框图。在各种实施例中，系统1600包括一个或多个处理器1602和一个或多个图形处理器1608，并且可以是单处理器桌上型系统、多处理器工作站系统或具有大数量的处理器1602或处理器核1607的服务器系统。在一个实施例中，系统1600是合并在芯片上系统（SoC）集成电路内的处理平台以供在移动装置、手持式装置或嵌入式装置中使用。

系统1600的实施例可以包括以下各项或可以合并在以下各项内：基于服务器的游戏平台、游戏控制台（包括游戏和媒体控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台）。在一些实施例中，系统1600是移动电话、智能电话、平板计算装置或移动互联网装置。数据处理系统1600还可以包括以下各项、与以下各项耦合或被集成在以下各项内：可穿戴式装置，诸如智能手表可穿戴式装置、智能眼镜(eyewear)装置、增强现实装置或虚拟现实装置。在一些实施例中，数据处理系统1600是电视或机顶盒装置，其具有一个或多个处理器1602和由一个或多个图形处理器1608产生的图形界面。

在一些实施例中，一个或多个处理器1602各自包括用于处理指令的一个或多个处理器核1607，这些指令在被执行时执行用于系统和用户软件的操作。在一些实施例中，一个或多个处理器核1607中的每个配置成处理特定指令集1609。在一些实施例中，指令集1609可以促进复杂指令集计算（CISC）、精简指令集计算（RISC）、或经由超长指令字（VLIW）的计算。多个处理器核1607可以各自处理不同的指令集1609，所述指令集可以包括用于促进对其它指令集进行仿真的指令。处理器核1607还可包括其它处理装置，诸如数字信号处理器（DSP）。

在一些实施例中，处理器1602包括高速缓存存储器1604。取决于架构，处理器1602可以具有单个内部高速缓存或多级内部高速缓存。在一些实施例中，在处理器1602的各种组件当中共享高速缓存存储器。在一些实施例中，处理器1602还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），其可使用已知的高速缓存一致性技术在处理器核1607当中被共享。寄存器堆1606被另外包括在处理器1602中，所述寄存器堆可包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器）。一些寄存器可以是通用寄存器，而其它寄存器可以是特定于处理器1602的设计。

在一些实施例中，处理器1602耦合至处理器总线1610，以在处理器1602与系统1600中的其它组件之间传送通信信号（诸如，地址、数据或控制信号）。在一个实施例中，系统1600使用示例性‘中枢’系统架构，包括存储器控制器中枢1616和输入输出（I/O）控制器中枢1630。存储器控制器中枢1616促进存储器装置与系统1600的其它组件之间的通信，而I/O控制器中枢（ICH）1630提供经由本地I/O总线到I/O装置的连接。在一个实施例中，存储器控制器中枢1616的逻辑被集成在处理器内。

存储器装置1620可以是动态随机存取存储器（DRAM）装置、静态随机存取存储器（SRAM）装置、闪速存储器装置、相变存储器装置或具有合适的性能以充当进程存储器的某一其它存储器装置。在一个实施例中，存储器装置1620可以作为对于系统1600的系统存储器来操作，以存储数据1622和指令1621，以供当所述一个或多个处理器1602执行应用或过程时使用。存储器控制器中枢1616也与可选的外部图形处理器1612耦合，所述外部图形处理器可与处理器1602中的一个或多个图形处理器1608通信，以执行图形和媒体操作。

在一些实施例中，ICH 1630使外设能够经由高速I/O总线连接到存储器装置1620和处理器1602。I/O外设包含但不限于：音频控制器1646、固件接口1628、无线收发器1626（例如，Wi-Fi、蓝牙）、数据存储装置1624（例如，硬盘驱动器、闪速存储器等）和用于将传统（例如，个人系统2（PS/2））装置耦合至系统的传统I/O控制器1640。一个或多个通用串行总线（USB）控制器1642连接输入装置（诸如，键盘和鼠标1644组合）。网络控制器1634还可以耦合至ICH 1630。在一些实施例中，高性能网络控制器（未示出）耦合至处理器总线1610。将认识到的是，所示出的系统1600是示例性的而非限制性的，因为还可以使用以不同方式配置的其它类型的数据处理系统。例如，I/O控制器中枢1630可以集成在所述一个或多个处理器1602内，或者存储器控制器中枢1616和I/O控制器中枢1630可以集成在分立式（discreet）外部图形处理器（诸如外部图形处理器1612）内。

图17是处理器1700的实施例的框图，所述处理器具有一个或多个处理器核1702A-1702N、集成式存储器控制器1714和集成式图形处理器1708。图17中具有与本文任何其它图的元件相同的参考数字（或名称）的那些元件可以以与本文别处描述的方式类似的任何方式来操作或运作，但并不限于此。处理器1700可包括多达且包括由虚线框表示的附加核1702N的附加核。处理器核1702A-1702N中的每个都包含一个或多个内部高速缓存单元1704A-1704N。在一些实施例中，每个处理器核还能够访问一个或多个共享高速缓存单元1706。

内部高速缓存单元1704A-1704N和共享高速缓存单元1706表示处理器1700内的高速缓存存储器层级。高速缓存存储器层级可包括每个处理器核内的至少一级指令和数据高速缓存以及共享中间级高速缓存的一个或多个级别（诸如，2级（L2）、3级（L3）、4级（L4）或其它级高速缓存），其中，在外部存储器前面的最高级别高速缓存被归类为LLC。在一些实施例中，高速缓存一致性逻辑保持各种高速缓存单元1706和1704A-1704N之间的一致性。

在一些实施例中，处理器1700还可包括一组一个或多个总线控制器单元1716以及系统代理核1710。所述一个或多个总线控制器单元1716管理一组外设总线，诸如一个或多个外设组件互连总线（例如，PCI、PCI快速总线）。系统代理核1710提供对各种处理器组件的管理功能性。在一些实施例中，系统代理核1710包括一个或多个集成式存储器控制器1714以管理对各种外部存储器装置（未示出）的访问。

在一些实施例中，处理器核1702A-1702N中的一个或多个包括对同时多线程的支持。在这样的实施例中，系统代理核1710包括用于在多线程处理期间协调和操作核1702A-1702N的组件。系统代理核1710可另外包括功率控制单元（PCU），所述PCU包括用于调节处理器核1702A-1702N和图形处理器1708的功率状态的逻辑和组件。

在一些实施例中，处理器1700另外包括用于执行图形处理操作的图形处理器1708。在一些实施例中，图形处理器1708与一组共享高速缓存单元1706和系统代理核1710（包括一个或多个集成式存储器控制器1714）耦合。在一些实施例中，显示控制器1711与图形处理器1708耦合以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器1711可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器1708或系统代理核1710内。

在一些实施例中，使用基于环的互连单元1712来耦合处理器1700的内部组件。然而，可以使用备选互连单元，诸如点到点互连、切换式互连、或其它技术，包括本领域众所周知的技术。在一些实施例中，图形处理器1708经由I/O链路1713与环互连1712耦合。

示例性I/O链路1713表示多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块1718（诸如eDRAM模块）之间的通信的封装上（on package）I/O互连。在一些实施例中，处理器核1702-1702N中的每个和图形处理器1708将嵌入式存储器模块1718用作共享末级高速缓存。

在一些实施例中，处理器核1702A-1702N是执行相同的指令集架构的同质核。在另一个实施例中，处理器核1702A-1702N在指令集架构(ISA)方面是异质的，其中，处理器核1702A-N中的一个或多个执行第一指令集，而其它核中的至少一个执行第一指令集的子集或不同指令集。在一个实施例中，处理器核1702A-1702N在微架构方面是异质的，其中，具有相对更高功率消耗的一个或多个核与具有更低功率消耗的一个或多个功率核耦合。另外，处理器1700可以实现在一个或多个芯片上或者被实现为具有除其它组件之外的所示出的组件的SoC集成电路。

图18是图形处理器1800的框图，所述图形处理器可以是分立式图形处理单元，或可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令进行通信。在一些实施例中，图形处理器1800包括用于访问存储器的存储器接口1814。存储器接口1814可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器1800还包括用于将显示输出数据驱动到显示装置1820的显示控制器1802。显示控制器1802包括多层视频或用户界面元件的组成以及用于显示器的一个或多个重叠平面的硬件。在一些实施例中，图形处理器1800包括用于向、从一个或多个媒体编码格式或在这些格式之间对媒体进行编码、解码、或者转码的视频编码解码器引擎1806，这些格式包括但不限于：移动图像专家组（MPEG）格式（诸如MPEG-2）、高级视频译码（AVC）格式（诸如H.264/MPEG-4 AVC）、以及电影&电视工程师协会（SMPTE）421M/VC-1、和联合图像专家组（JPEG）格式（诸如JPEG、以及运动JPEG（MJPEG）格式）。

在一些实施例中，图形处理器1800包括用于执行二维（2D）光栅化器操作的块图像传输（BLIT）引擎1804，所述2D光栅化器操作包括（例如）位边界块传输。然而，在一个实施例中，使用图形处理引擎（GPE）1810的一个或多个组件执行2D图形操作。在一些实施例中，图形处理引擎1810是用于执行图形操作的计算引擎，所述图形操作包括三维（3D）图形操作和媒体操作。

在一些实施例中，GPE 1810包括用于执行3D操作的3D流水线1812，诸如使用作用于3D图元形状（例如矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线1812包含可编程和固定功能元件，这些元件执行元件内的各种任务和/或向3D/媒体子系统1815生成执行线程。虽然3D流水线1812可以用于执行媒体操作，但是GPE 1810的实施例还包括媒体流水线1816，所述媒体流水线特定地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线1816包括用于代替或代表视频编码解码器引擎1806执行一个或多个专门的媒体操作（诸如视频解码加速、视频去交织和视频编码加速）的固定功能或可编程逻辑单元。在一些实施例中，媒体流水线1816另外包括线程生成单元以便生成用于在3D/媒体子系统1815上执行的线程。所生成的线程在3D/媒体子系统1815中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统1815包括用于执行由3D流水线1812和媒体流水线1816生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统1815发送线程执行请求，所述3D/媒体子系统包括用于仲裁并分派对于可用的线程执行资源的各种请求的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子系统1815包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器（包括寄存器和可寻址存储器），以在线程之间共享数据并存储输出数据。

3D/媒体处理

图19是根据一些实施例的图形处理器的图形处理引擎1910的框图。在一个实施例中，GPE 1910是图18中所示的GPE 1810的版本。图19中具有与本文任何其它图的元件相同的参考数字（或名称）的元件可以以与本文别处描述的方式类似的任何方式来操作或运作，但并不限于此。

在一些实施例中，GPE 1910与命令流传送器1903耦合，所述命令流传送器将命令流传送给GPE 3D和媒体流水线1912、1916。在一些实施例中，命令流传送器1903耦合至存储器，所述存储器可以是系统存储器，或可以是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流传送器1903从存储器接收命令，并且将命令发送给3D流水线1912和/或媒体流水线1916。所述命令是从存储用于3D流水线1912和媒体流水线1916的命令的环缓冲器提取的指示。在一个实施例中，所述环缓冲器可另外包括存储多批多命令的批命令缓冲器。3D流水线1912和媒体流水线1916通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列1914来处理所述命令。在一些实施例中，执行单元阵列1914是可缩放的，使得所述阵列基于GPE 1910的目标功率和性能级别而包括可变数量的执行单元。

在一些实施例中，采样引擎1930与存储器（例如，高速缓存存储器或系统存储器）以及执行单元阵列1914耦合。在一些实施例中，采样引擎1930提供了用于允许执行阵列1914从存储器读取图形和媒体数据的执行单元阵列1914的存储器存取机制。在一些实施例中，采样引擎1930包括用于执行针对媒体的专门图像采样操作的逻辑。

在一些实施例中，采样引擎1930中的专门的媒体采样逻辑包括去噪/去交织模块1932、运动估计模块1934以及图像缩放和过滤模块1936。在一些实施例中，去噪/去交织模块1932包括用于对经解码的视频数据执行去噪或去交织算法中的一个或多个的逻辑。去交织逻辑将经交织的视频内容的交替域（alternating field）组合成视频的单个帧。去噪逻辑从视频和图像数据减少或去除数据噪声。在一些实施例中，所述去噪逻辑和去交织逻辑是运动自适应的并且使用基于在视频数据中检测到的运动量的空间或时间过滤。在一些实施例中，去噪/去交织模块1932包括专门的运动检测逻辑（例如，在运动估计引擎1934内）。

在一些实施例中，运动估计引擎1934通过对视频数据执行视频加速功能（诸如，运动向量估计和预测）来提供对视频操作的硬件加速。运动估计引擎确定描述连续视频帧之间的图像数据的变换的运动向量。在一些实施例中，图形处理器媒体编码解码器使用视频运动估计引擎1934来对宏块级视频执行操作，否则对于其利用通用处理器来执行可以是过于计算密集的。在一些实施例中，运动估计引擎1934一般可用于图形处理器组件以便辅助视频解码和处理功能，所述视频解码和处理功能对于视频数据内的运动的方向或幅度是敏感或自适应的。

在一些实施例中，图像缩放和过滤模块1936执行图像处理操作，以增强所产生的图像和视频的视觉质量。在一些实施例中，缩放和过滤模块1936在向执行单元阵列1914提供数据之前在采样操作期间处理图像和视频数据。

在一些实施例中，GPE 1910包括数据端口1944，所述数据端口提供用于使图形子系统访问存储器的附加机制。在一些实施例中，数据端口1944针对操作促进存储器访问，所述操作包括渲染目标写入、恒定缓冲器读取、暂存存储器空间读取/写入、和介质表面（media surface）访问。在一些实施例中，数据端口1944包括用于高速缓存对存储器的访问的高速缓存存储器空间。高速缓存存储器可以是单个数据高速缓存，或被分离成用于经由数据端口来访问存储器的多个子系统的多个高速缓存（例如，渲染缓冲器高速缓存、恒定缓冲器高速缓存等）。在一些实施例中，执行在执行单元阵列1914中的执行单元上的线程通过经由数据分布互连交换消息来与数据端口通信，所述数据分布互连耦合GPE 1910的每个子系统。

执行单元

图20是图形处理器2000的另一实施例的框图。图20中具有与本文任何其它图的元件相同的参考数字（或名称）的元件可以以与本文别处描述的方式类似的任何方式来操作或运作，但并不限于此。

在一些实施例中，图形处理器2000包括环互连2002、流水线前端2004、媒体引擎2037和图形核2080A-2080N。在一些实施例中，环互连2002将图形处理器耦合至其它处理单元，包括其它图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器之一。

在一些实施例中，图形处理器2000经由环互连2002接收多批命令。由流水线前端2004中的命令流传送器2003解译进入的命令。在一些实施例中，图形处理器2000包括用于经由图形核2080A-2080N来执行3D几何处理和媒体处理的可缩放执行逻辑。针对3D几何处理命令，命令流传送器2003将命令供应给几何流水线2036。针对至少一些媒体处理命令，命令流传送器2003将命令供应给视频前端2034，所述视频前端与媒体引擎2037耦合。在一些实施例中，媒体引擎2037包括用于视频和图像后处理的视频质量引擎（VQE）2030以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）2033引擎。在一些实施例中，几何流水线2036和媒体引擎2037各自生成执行线程，所述执行线程用于由至少一个图形核2080A提供的线程执行资源。

在一些实施例中，图形处理器2000包括以模块化核2080A-2080N（有时称为核切片）为特征的可缩放线程执行资源，每个模块化核具有多个子核2050A-2050N、2060A-2060N（有时称为核子切片）。在一些实施例中，图形处理器2000可以具有任意数量的图形核2080A至2080N。在一些实施例中，图形处理器2000包括图形核2080A，所述图形核至少具有第一子核2050A和第二核子核2060A。在其它实施例中，图形处理器是具有单个子核（例如，2050A）的低功率处理器。在一些实施例中，图形处理器2000包括多个图形核2080A-2080N，每个图形核包括一组第一子核2050A-2050N和一组第二子核2060A-2060N。所述一组第一子核2050A-2050N中的每个子核至少包括第一组执行单元2052A-2052N和媒体/纹理采样器2054A-2054N。所述一组第二子核2060A-2060N中的每个子核至少包括第二组执行单元2062A-2062N和采样器2064A-2064N。在一些实施例中，每个子核2050A-2050N、2060A-2060N共享一组共享资源2070A-2070N。在一些实施例中，这些共享资源包括共享高速缓存存储器和像素操作逻辑。其它共享资源也可包括在图形处理器的各种实施例中。

图21示出了线程执行逻辑2100，包括在GPE的一些实施例中所采用的处理元件的阵列。图21中具有与本文任何其它图的元件相同的参考数字（或名称）的那些元件可以以与本文别处描述的方式类似的任何方式来操作或运作，但并不限于此。

在一些实施例中，线程执行逻辑2100包括像素着色器2102、线程分派器2104、指令高速缓存2106、可缩放执行单元阵列（包括多个执行单元2108A-2108N）、采样器2110、数据高速缓存2112和数据端口2114。在一个实施例中，这些所包括的组件经由互连结构而互连，所述互连结构链接到这些组件中每个。在一些实施例中，通过指令高速缓存2106、数据端口2114、采样器2110和执行单元阵列2108A-2108N中的一个或多个，线程执行逻辑2100包括到存储器（诸如，系统存储器或高速缓存存储器）的一个或多个连接。在一些实施例中，每个执行单元（例如，2108A）是单独向量处理器，其能够执行多个同时的线程并且针对每个线程来并行处理多个数据元素。在一些实施例中，执行单元阵列2108A-2108N包括任何数量的单独执行单元。

在一些实施例中，执行单元阵列2108A-2108N主要用于执行“着色器”程序。在一些实施例中，阵列2108A-2108N中的执行单元执行包括对许多标准3D图形着色器指令的原生支持的指令集，使得以最小的转化执行来自图形库（例如，Direct 3D和OpenGL）的着色器程序。执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）和通用处理（例如，计算和媒体着色器）。

执行单元阵列2108A-2108N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”或用于指令的通道的数量。执行通道是用于指令内的流控制、数据元素访问和掩蔽的执行的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数量无关。在一些实施例中，执行单元2108A-2108N支持整数和浮点数据类型。

执行单元指令集包括单指令多数据（SIMD）指令。可以将各种数据元素作为紧缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位紧缩数据元素（四倍字长（QW）大小的数据元素）、八个单独32位紧缩数据元素（双倍字长（DW）大小的数据元素）、十六个单独16位紧缩数据元素（字长（W）大小的数据元素）、或三十二个单独8位数据元素（字节（B）大小的数据元素）在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存（例如，2106）被包括在线程执行逻辑2100中，以高速缓存用于执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存（例如，2112）被包括成用于高速缓存在线程执行期间的线程数据。在一些实施例中，采样器2110被包括成用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器2110包括专门的纹理或媒体采样功能性，以在向执行单元提供采样数据之前在采样过程期间处理纹理或媒体数据。

在执行期间，图形流水线和媒体流水线经由线程生成和分派逻辑将线程发起请求发送给线程执行逻辑2100。在一些实施例中，线程执行逻辑2100包括本地线程分派器2104，所述本地线程分派器仲裁来自图形流水线和媒体流水线的线程发起请求并在一个或多个执行单元2108A-2108N上实例化所请求的线程。例如，几何流水线（例如，图20的2036）将顶点处理、曲面细分或几何处理线程分派给线程执行逻辑2100（图21）。在一些实施例中，线程分派器2104还可以处理来自执行着色器程序的运行时间线程生成请求。

一旦几何对象的群组已被处理并被光栅化到像素数据中，调用像素着色器2102以进一步计算输出信息并促使结果被写到输出表面（例如，颜色缓冲器、深度缓冲器、模板缓冲器等）。在一些实施例中，像素着色器2102计算各种顶点属性的值，所述各顶点属性跨栅格化对象被内插。在一些实施例中，像素着色器2102然后执行应用编程接口（API）供应的像素着色器程序。为了执行所述像素着色器程序，像素着色器2102经由线程分派器2104将线程分派给执行单元（例如，2108A）。在一些实施例中，像素着色器2102使用采样器2110中的纹理采样逻辑来访问存储器中所存储的纹理映射中的纹理数据。对纹理数据和输入几何数据进行的算术运算计算针对每个几何片段的像素颜色数据，或按照进一步处理丢弃一个或多个像素。

在一些实施例中，数据端口2114提供用于使线程执行逻辑2100将处理的数据输出到存储器以便在图形处理器输出流水线上处理的存储器访问机制。在一些实施例中，数据端口2114包括或耦合至一个或多个高速缓存存储器（例如，数据高速缓存2112）从而经由数据端口高速缓存用于存储器访问的数据。

图22是根据一些实施例图示图形处理器指令格式2200的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多个格式的指令的指令集。实线框示出通常包括在执行单元指令中的分量，而虚线包括可选的或仅包括在指令的子集中的分量。在一些实施例中，所描述和示出的指令格式2200是宏指令，在于它们是供应至执行单元的指令，这与从指令解码得出的微操作相反（一旦所述指令被处理）。

在一些实施例中，图形处理器执行单元原生支持采用128位格式2210的指令。64位紧凑指令格式2230对于基于所选的指令、指令选项和操作数的数量的一些指令是可用的。原生128位格式2210提供对所有指令选项的访问，而一些选项和操作被限制于64位格式2230中。以64位格式2230可用的原生指令根据实施例而变化。在一些实施例中，使用索引字段2213中的一组索引值将指令部分地紧凑。执行单元硬件基于这些索引值引用一组紧凑表，并且使用紧凑表输出来以128位格式2210重构原生指令。

对每个格式，指令操作码2212定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行执行每个指令。例如，响应于加法指令，执行单元跨表示纹理元素或图片元素的每个颜色通道来执行同时加法运算。默认情况下，执行单元跨操作数的所有数据通道执行每个指令。在一些实施例中，指令控制字段2214使能够对某些执行选项（诸如通道选择（例如，预测）以及数据通道排序（例如，搅和）进行控制。针对128位指令2210，执行大小字段2216限制将被并行执行的数据通道的数量。在一些实施例中，执行大小字段2216对于在64位紧凑指令格式2230中的使用是不可用的。

一些执行单元指令具有多达三个操作数，包括两个源操作数src0 2220、src12222和一个目的地2218。在一些实施例中，执行单元支持双目的地指令，其中，这些目的地之一是隐式的。数据操纵指令可以具有第三源操作数（例如，SRC2 2224），其中，指令操作码2212确定源操作数的数量。指令的最后一个源操作数可以是通过所述指令传递的立即数（例如，硬编码）值。

在一些实施例中，128位指令格式2210包括访问/寻址模式信息2226，所述访问/寻址模式信息指定（例如）使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令2210中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式2210包括访问/寻址模式字段2226，所述访问/寻址模式字段指定针对所述指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于定义针对所述指令的数据访问对齐。一些实施例支持包括16字节对齐的访问模式和1字节对齐的访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令2210可针对源操作数和目的地操作数使用字节对齐的寻址，并且当处于第二模式时，指令2210可针对所有的源操作数和目的地操作数使用16字节对齐的寻址。

在一个实施例中，访问/寻址模式字段2226的寻址模式部分确定指令将使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令2210中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可基于指令中的地址立即数字段和地址寄存器值来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码2212位字段对指令分组，以简化操作码解码2240。针对8位操作码，位4、5和6允许执行单元确定操作码的类型。所示出的精确操作码分组仅仅是示例。在一些实施例中，移动和逻辑操作码群组2242包括数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑群组2242共享五个最高有效位（MSB），其中，移动（mov）指令采用0000xxxxb的形式，以及逻辑指令采用0001xxxxb的形式。流控制指令群组2244（例如，调用、跳（jmp））包括采用0010xxxxb形式（例如，0x20）的指令。混杂指令群组2246包括指令的混合体，其包括采用0011xxxxb形式（例如，0x30）的同步指令（例如，等待、发送）。并行数学指令群组2248包括采用0100xxxxb形式（例如，0x40）的逐个分量的算术指令（例如，加、乘（mul））。并行数学群组2248跨数据通道并行执行算术运算。向量数学群组2250包括采用0101xxxxb形式（例如，0x50）的算术指令（例如，dp4）。向量数学组执行诸如对向量操作数的点积（dot production）计算的算术。

图形流水线

图23是图形处理器2300的另一实施例的框图。图23中具有与本文任何其它图的元件相同的参考数字（或名称）的元件可以以与本文别处描述的方式类似的任何方式来操作或运作，但并不限于此。

在一些实施例中，图形处理器2300包括图形流水线2320、媒体流水线2330、显示器引擎2340、线程执行逻辑2350和渲染输出流水线2370。在一些实施例中，图形处理器2300是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器由到一个或多个控制寄存器（未示出）的寄存器写入控制或者经由环互连2302经由发布至图形处理器2300的命令控制。在一些实施例中，环互连2302将图形处理器2300耦合至其它处理组件，诸如其它图形处理器或通用处理器。来自环互连2302的命令由命令流传送器2303解译，所述命令流传送器将指令供应给图形流水线2320或媒体流水线2330的单独组件。

在一些实施例中，命令流传送器2303指导顶点提取器2305的操作，所述顶点提取器从存储器读取顶点数据并执行由命令流传送器2303提供的顶点处理命令。在一些实施例中，顶点提取器2305将顶点数据提供给顶点着色器2307，所述顶点着色器向每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点提取器2305和顶点着色器2307通过经由线程分派器2331将执行线程分派给执行单元2352A、2352B来执行顶点处理指令。

在一些实施例中，执行单元2352A、2352B是具有用于执行图形和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元2352A、2352B具有特定用于每个阵列或在阵列之间共享的附连的L1高速缓存2351。所述高速缓存可以被配置为数据高速缓存、指令高速缓存或单个高速缓存，其被分区以将数据和指令包含在不同的分区中。

在一些实施例中，图形流水线2320包括用于执行对3D对象的硬件加速曲面细分的曲面细分组件。在一些实施例中，可编程的外壳着色器2311配置曲面细分操作。可编程的域着色器2317提供对曲面细分输出的后端评估。曲面细分器2313在外壳着色器2311的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成一组详细的几何对象，所述粗糙几何模型作为输入被提供至图形流水线2320。在一些实施例中，如果未使用曲面细分，则可以对曲面细分组件2311、2313、2317进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器2319经由被分派给执行单元2352A、2352B的一个或多个线程来处理，或可以直接继续进行至剪辑器2329。在一些实施例中，几何着色器在整个几何对象（而非如图形流水线的先前阶段中的顶点的补片或者顶点）上进行操作。如果曲面细分被禁用，那么几何着色器2319从顶点着色器2307接收输入。在一些实施例中，如果曲面细分单元被禁用，则几何着色器2319可由几何着色器程序编程以执行几何曲面细分。

在光栅化之前，剪辑器2329处理顶点数据。剪辑器2329可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线2370中的光栅化器2373（例如，深度测试组件）分派像素着色器以将几何对象转换成它们的按像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑2350中。在一些实施例中，应用可以对光栅化器2373进行旁路，并且经由流传送出单元（streaming out unit）2323来访问未光栅化的顶点数据。

图形处理器2300具有互连总线、互连结构或某种其它互连机制，其允许在处理器主要组件当中传递数据和消息。在一些实施例中，执行单元2352A、2352B和（一个或多个）关联高速缓存2351、纹理和媒体采样器2354以及纹理/采样器高速缓存2358经由数据端口2356互连，以执行存储器访问并与处理器的渲染输出流水线组件通信。在一些实施例中，采样器2354、高速缓存2351、2358以及执行单元2352A、2352B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线2370包含光栅化器2373，所述光栅化器将基于顶点的对象转换成关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器（windower）/掩蔽器单元。相关联的渲染高速缓存2378和深度高速缓存2379在一些实施例中也是可用的。像素操作组件2377对数据执行基于像素的操作，虽然在一些示例中，与2D操作相关联的像素操作（例如，位块图像采用混合来传输）由2D引擎2341执行，或在显示时间由使用重叠显示平面的显示控制器2343代替。在一些实施例中，共享的L3高速缓存2375可用于所有的图形组件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线2330包括媒体引擎2337和视频前端2334。在一些实施例中，视频前端2334从命令流传送器2303接收流水线命令。在一些实施例中，媒体流水线2330包括单独的命令流传送器。在一些实施例中，视频前端2334在将所述命令发送给媒体引擎2337之前处理媒体命令。在一些实施例中，媒体引擎2337包括用于生成线程以用于经由线程分派器2331分派给线程执行逻辑2350的线程生成功能性。

在一些实施例中，图形处理器2300包括显示器引擎2340。在一些实施例中，显示器引擎2340在处理器2300外部并且经由环互连2302、或某个其它互连总线或结构与图形处理器耦合。在一些实施例中，显示器引擎2340包括2D引擎2341和显示控制器2343。在一些实施例中，显示器引擎2340包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器2343与显示装置（未示出）耦合，所述显示装置可以是系统集成式显示装置（如在膝上型计算机中），或可以是经由显示装置连接器所附连的外部显示装置。

在一些实施例中，图形流水线2320和媒体流水线2330可配置成基于多个图形和媒体编程接口来执行操作，并且不特定于任何一个应用编程接口（API）。在一些实施例中，用于图形处理器的驱动器软件将特定于具体图形或媒体库的API调用转化成可由图形处理器处理的命令。在一些实施例中，为来自科纳斯集团（Khronos Group）的开放图形库（OpenGL）和开放计算语言（OpenCL）、来自微软公司的Direct 3D库提供支持、或者可以向OpenGL和D3D两者提供支持。还可以为开源计算机视觉库（OpenCV）提供支持。如果可以进行从未来API的流水线至图形处理器的流水线的映射，则还将支持具有可兼容的3D流水线的未来API。

图形流水线编程

图24A是根据一些实施例的图形处理器命令格式2400的框图。图24B是根据实施例的图形处理器命令序列2410的框图。图24A中的实线框示出一般包括在图形命令中的分量，而虚线包括可选的或仅包括在图形命令的子集中的分量。图24A的示例性图形处理器命令格式2400包括用于标识命令的目标客户端2402、命令操作代码（操作码）2404和用于命令的相关数据2406的数据字段。在一些命令中还包括子操作码2405和命令大小2408。

在一些实施例中，客户端2402指定处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有处理命令的对应的处理流水线。一旦命令被客户端单元接收，客户端单元读取操作码2404以及（如果存在）子操作码2405以确定要用于执行的操作。客户端单元使用数据字段2406中的信息来执行命令。针对一些命令，期待显式命令大小2408以指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图24B中的流程图示出了示例性图形处理器命令序列2410。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来设立、执行并终止图形操作的集合。仅出于示例目的示出并描述了样本命令序列，因为实施例并不限于这些特定命令或者此命令序列。此外，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列2410可以以流水线转储清除命令2412开始，以促使任何活跃的图形流水线完成对于所述流水线的当前未决命令。在一些实施例中，3D流水线2422和媒体流水线2424不同时进行操作。执行流水线转储清除以促使活跃的图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘图引擎完成未决操作且相关的读取高速缓存无效。可选地，渲染高速缓存中被标志为‘脏’的任何数据可以被转储清除到存储器。在一些实施例中，可以针对流水线同步或在将图形处理器放置处于低功率状态之前使用流水线转储清除命令2412。

在一些实施例中，当命令序列要求图形处理器在流水线之间作显式切换时，使用流水线选择命令2413。在一些实施例中，在发布流水线命令之前在执行上下文内仅要求一次流水线选择命令2413，除非所述上下文要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令2413的流水线切换之前立即要求流水线转储清除命令2412。

在一些实施例中，流水线控制命令2414配置用于操作的图形流水线，并用于对3D流水线2422和媒体流水线2424编程。在一些实施例中，流水线控制命令2414配置针对活跃流水线的流水线状态。在一个实施例中，流水线控制命令2414被用于流水线同步，以及用于在处理一批命令之前将数据从活跃的流水线内的一个或多个高速缓存存储器中清除。

在一些实施例中，使用返回缓冲器状态命令2416来配置用于使相应的流水线写入数据的一组返回缓冲器。一些流水线操作要求分配、选择或配置一个或多个返回缓冲器，这些操作在处理期间将中间数据写入到所述返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态2416包括选择返回缓冲器的大小和数量以针对流水线操作的集合来使用。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线确定2420，针对3D流水线2422或媒体流水线2424来定制命令序列，所述3D流水线以3D流水线状态2430开始，所述媒体流水线始于媒体流水线状态2440处。

用于3D流水线状态2430的命令包括用于以下各项的3D状态设置命令：顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态和将在处理3D图元命令之前配置的其它状态变量。至少部分地基于使用中的具体3D API来确定这些命令的值。在一些实施例中，3D流水线状态2430命令还能够选择性地禁用或旁路某些流水线元件（如果将不使用那些元件）。

在一些实施例中，3D图元2432命令用于提交由3D流水线处理的3D图元。经由3D图元2432传递到图形处理器的命令和关联的参数被转发到图形流水线中的顶点提取功能。顶点提取功能使用3D图元2432命令数据来产生顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元2432命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线2422将着色器执行线程分派给图形处理器执行单元。

在一些实施例中，经由执行2434命令或事件来触发3D流水线2422。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘走（go）’或‘踢（kick）’命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以通过图形流水线来转储清除命令序列。3D流水线将执行针对3D图元的几何处理。一旦操作完成，对所得几何对象光栅化，并且像素引擎给所得像素上色。针对那些操作还可包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列2410遵循媒体流水线2424路径。一般地，针对媒体流水线2424编程的方式和特定使用取决于要执行的媒体或计算操作。在媒体解码期间，可将特定的媒体解码操作卸载到媒体流水线。在一些实施例中，还可以对媒体流水线进行旁路并且可以整体地或部分地执行媒体解码（使用由一个或多个通用处理核提供的资源）。在一个实施例中，媒体流水线还包括用于通用图形处理器单元（GPGPU）操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量操作，所述计算着色器程序不明确地与图形图元的渲染相关。

在一些实施例中，以与3D流水线2422类似的方式配置媒体流水线2424。在媒体对象命令2442之前将一组媒体流水线状态命令2440分派到或放置到命令队列中。在一些实施例中，媒体流水线状态命令2440包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于配置媒体流水线内的视频解码和视频编码逻辑的数据（诸如编码或解码格式）。在一些实施例中，媒体流水线状态命令2440还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令2442将指针供应给用于由媒体流水线处理的媒体对象。媒体对象包括包含要处理的视频数据的存储器缓冲器。在一些实施例中，在发布媒体对象命令2442之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2442被排队，则经由执行命令2444或等效的执行事件（例如，寄存器写入）来触发媒体流水线2424。然后可以通过由3D流水线2422或媒体流水线2424提供的操作对来自媒体流水线2424的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图25示出根据一些实施例的用于数据处理系统2500的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2510、操作系统2520、以及至少一个处理器2530。在一些实施例中，处理器2530包括图形处理器2532以及一个或多个通用处理器核2534。图形应用2510和操作系统2520各自在数据处理系统的系统存储器2550中执行。

在一些实施例中，3D图形应用2510包含一个或多个着色器程序，所述着色器程序包括着色器指令2512。着色器语言指令可以采用高阶着色器语言，诸如高阶着色器语言（HLSL）或OpenGL着色器语言（GLSL）。所述应用还包括采用适用于由通用处理器核2534执行的机器语言的可执行指令2514。所述应用还包括由顶点数据定义的图形对象2516。

在一些实施例中，操作系统2520是来自微软公司的Microsoft® Windows®操作系统、专有类UNIX操作系统或开源类UNIX操作系统（使用Linux内核的变形）。当Direct3DAPI在使用时，操作系统2520使用前端着色器编译器2524以将采用HLSL的任何着色器指令2512编译成较低阶着色器语言。所述编译可以是即时制（JIT）编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用2510进行编译期间，将高阶着色器编译成低阶着色器。

在一些实施例中，用户模式图形驱动器2526包含后端着色器编译器2527，所述后端着色器编译器用于将着色器指令2512转换成硬件特定表示。当OpenGL API在使用中时，采用GLSL高阶语言的着色器指令2512被传递到用户模式图形驱动器2526以用于编译。在一些实施例中，用户模式图形驱动器2526使用操作系统内核模式功能2528来与内核模式图形驱动器2529进行通信。在一些实施例中，内核模式图形驱动器2529与图形处理器2532进行通信以分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可由存储在机器可读介质上的代表性代码来实现，所述机器可读介质表示和/或定义诸如处理器的集成电路内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，所述指令可以促使所述机器制造用于执行本文描述的技术的逻辑。这类表示（称为“IP核”）是用于集成电路的逻辑的可重复使用单元，其可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至各种消费者或制造设施，其在制造集成电路的制造机器上加载硬件模型。可以制造集成电路，从而使得所述电路执行与本文描述的任何实施例相关联地描述的操作。

图26是根据实施例的示出IP核开发系统2600的框图，所述IP核开发系统可用于制造集成电路以执行操作。IP核开发系统2600可以用于生成可合并到更大的设计中或用于构建整个集成电路（例如，SOC集成电路）的模块化、可重复使用设计。设计设施2630可采用高阶编程语言（例如，C/C++）生成对IP核设计的软件仿真2610。软件仿真2610可用于设计、测试并验证IP核的行为。然后可按照仿真模型2600来创建或合成寄存器传输级（RTL）设计。RTL设计2615是对硬件寄存器之间的数字信号的流进行建模的集成电路（包括使用建模的数字信号来执行的相关联逻辑）的行为的抽取（abstraction）。除了RTL设计2615之外，还可以创建、设计或合成在逻辑级别或晶体管级别的较低级别设计。因此，初始设计和仿真的具体细节可以变化。

可由设计设施进一步将RTL设计2615或等效物合成到硬件模型2620中，所述硬件模型可以采用硬件描述语言（HDL）或物理设计数据的某一其它表示。可以进一步仿真或测试HDL以验证IP核设计。可以使用非易失性存储器2640（例如，硬盘、闪速存储器或任何非易失性存储介质）来存储IP核设计以便递送到第3方制造设施2665。备选地，可以通过有线连接2650或无线连接2660来传送（例如，经由互联网）IP核设计。制造设施2665然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置成执行根据本文描述的至少一个实施例的操作。

图27是根据实施例的示出示例性芯片上系统集成电路2700的框图，可使用一个或多个IP核来制造所述芯片上系统集成电路。示例性集成电路包括一个或多个应用处理器2705（例如，CPU）、至少一个图形处理器2710，并且可以另外包括图像处理器2715和/或视频处理器2720，其中的任何可以是来自相同或多个不同设计设施的模块化IP核。集成电路包括外设或总线逻辑，其包括USB控制器2725、UART控制器2730、SPI/SDIO控制器2735、I²S/I²C控制器2740。另外，集成电路可以包括显示装置2745，所述显示装置耦合至高清晰度多媒体接口（HDMI）控制器2750和移动行业处理器接口（MIPI）显示器接口2755中一个或多个。可以由闪速存储器子系统2760（包括闪速存储器和闪速存储器控制器）来提供存储。可经由存储器控制器2765来提供存储器接口以用于访问SDRAM或SRAM存储器装置。一些集成电路另外包括嵌入式安全引擎2770。

另外，其它逻辑和电路可被包括在集成电路2700的处理器中，这些逻辑和电路包括附加的图形处理器/核、外设接口控制器或通用处理器核。

本发明提供一组技术方案，如下：

1. 一种用于帧的异步显示的系统，包括：

计算装置，用于确定在当前帧与先前帧之间的改变；以及

异步显示器，耦合到所述计算装置以显示图像；

其中所述计算装置将帧更新异步地发送到所述异步显示器以仅更新已经改变的当前显示的图像的区域。

2. 如技术方案1所述的系统，其中与所述显示的图像中的对应区域不同的新帧的每个区域作为帧更新与对应像素地址一起发送到所述异步显示器以标识已经改变的所述区域的位置。

3. 如技术方案1所述的系统，其中在所述新帧中保持其状况的所述显示的图像的区域不被更新或刷新。

4. 如技术方案1所述的系统，其中所述计算装置通过将要渲染的新帧与所述异步显示器上所述当前显示的图像相比较来确定所述帧更新，并且如果区域已经改变，则所述计算装置将所述改变的区域作为帧更新与所述区域的对应像素地址一起发送以标识已经改变的所述当前显示的图像中的所述区域的所述位置。

5. 如技术方案1所述的系统，其中所述计算装置将所述更新的帧异步地而不是以固定帧速率发送到所述显示器。

6. 一种用于异步显示像素的方法，包括：

由计算装置确定要在异步显示器上被渲染的新帧的改变，其中所述改变包括在所述新帧中已经改变的所述异步显示器上当前显示的图像的像素，其中所述改变表示更新的像素；以及

由所述计算装置异步地发送所述更新的像素连同表示所述更新的像素的位置的对应像素地址，以使所述异步显示器能够基于所述像素地址用所述更新的像素更新所述当前显示的图像。

7. 至少一个计算机可读介质，包括一组指令，

所述指令当由计算装置执行时促使所述计算装置用于：

确定要在异步显示器上渲染的新帧的改变，其中所述改变包括在所述新帧中已经改变的在所述异步显示器上当前显示的图像的像素，其中所述改变表示更新的像素；以及

异步地发送所述更新的像素连同表示所述更新的像素的所述位置的对应像素地址，以使所述异步显示器能够基于所述像素地址用所述更新的像素更新所述当前显示的图像。

8. 一种用于基于块的相机更新的系统，包括：

相机，用于捕获图像n，并确定对于与由所述相机之前捕获的图像n-1不同的所述图像n的基于像素的块；

芯片上系统（SOC），耦合到存储器装置以及耦合到所述相机，所述SOC用于：

接收所述更新的基于像素的块；

从所述存储器装置检索所述图像n-1；

将所述更新的基于像素的块与所述图像n-1融合以获得融合的图像；以及

将所述融合的图像的格式修改成显示格式。

9. 如技术方案8所述的系统，进一步包括耦合到所述SOC的显示器，所述显示器用于接收所述融合的图像并显示所述融合的图像。

10. 一种用于基于块的相机更新的系统，包括：

相机，用于捕获图像n，并确定对于与由所述相机之前捕获的图像n-1不同的所述图像n的基于像素的块和对应的像素地址；

芯片上系统（SOC），耦合到存储器装置以及耦合到所述相机，所述SOC用于：

接收所述更新的基于像素的块和对应的像素地址；

将所述更新的基于像素的块的格式修改成显示格式。

11. 如技术方案10所述的系统，进一步包括耦合到所述SOC的存储器面板显示器，所述存储器面板显示器用于：

从所述SOC接收以显示格式的所述更新的基于像素的块和所述对应的像素地址；

从所述存储器面板显示器检索所述图像n-1；

使用所述对应像素地址将以显示格式的所述更新的基于像素的块与所述图像n-1融合以获得融合的图像；以及

显示所述融合的图像。

12. 如技术方案10所述的系统，其中用于确定对于所述图像n的基于像素的块的所述相机进一步用于：

将所述图像n划分成小区域；

确定对于每个小区域的CRC；

将对于图像n的每个区域的所述CRC与对于图像n-1的每个区域的对应CRC相比较；

如果针对某区域的所述CRC是不同的，则选择所述区域作为更新区域，并标记对于所述区域的x、y坐标。

13. 一种用于基于块的相机更新的方法，包括：

使用相机捕获图像n；

确定图像n从先前图像n-1改变了什么区域；

将所述改变的区域与所述先前图像n-1融合以获得新图像n；以及

显示所述新图像n。

14. 如技术方案13所述的方法，其中确定图像n从所述先前图像n-1改变了什么区域包括：

将所述图像n划分成小区域；

确定对于每个小区域的CRC（循环冗余校验）；

将对于图像n的每个区域的所述CRC与对于图像n-1的每个区域的对应CRC相比较；

如果针对某区域的所述CRC是不同的，则选择所述区域作为更新区域，并标记对于所述区域的x、y坐标。

15. 如技术方案14所述的方法，其中所述x、y坐标定义图像n-1中所述更新区域的位置布局。

16. 一个或更多计算机可读介质，包括一组指令，

所述指令当由一个或更多处理器执行时促使所述处理器用于：

捕获图像n；

确定图像n从所述先前图像n-1改变了什么区域；

将所述改变的区域与所述先前图像n-1融合以获得新图像n；以及

显示所述新图像n。

17. 一种用于事件驱动的更新的异步系统，包括：

计算系统；

多个输入装置，以通信方式耦合到所述计算系统；以及

至少一个输出装置；

其中在事件发生时，至少部分基于一个输入装置，所述一个输入装置促使所述至少一个输出装置将被异步更新，其中所述更新仅包含自从所述先前更新以来已经发生的改变。

18. 如技术方案17所述的异步系统，其中要在由所述计算系统确定的时间更新的所述输出装置包含至少一个显示器，其中所述计算系统使用包括用于每个输入装置的相对权重的得分表来确定何时将新帧渲染到所述显示器。

19. 如技术方案17所述的异步系统，其中所述计算系统包括游戏系统，并且所述多个输入包含事件驱动的相机和传感器以异步驱动所述游戏系统。

20. 一种用于显示器上的事件驱动的帧更新的方法，所述方法包括：

等待由到计算系统的一个或更多输入装置引起的事件或超时；

在接收到所述事件或所述超时时，向得分增加与所述事件或超时关联的对应权重；

确定所述得分是否超过对于所述事件的预先定义的极限；

如果所述得分超过所述预先定义的极限，则更新帧；

异步地显示所述更新的帧；

清除所述得分；以及

返回以等待所述事件或超时；

如果所述得分不超过所述预先定义的极限，则返回以等待所述事件或超时。

21. 如技术方案20所述的方法，其中所述一个或更多输入装置包含事件驱动的相机和传感器中的一个或更多个以驱动异步游戏系统。

22. 如技术方案20所述的方法，其中当事件要求得分更新时，超时周期性发生。

23. 如技术方案20所述的方法，其中所述预先定义的极限包括基于所述事件的最大极限。

24. 至少一个计算机可读介质，包括一组指令，

所述指令当由计算装置执行时促使所述计算装置用于：

等待由一个或更多输入装置向计算系统促使的事件或超时；

在接收到所述事件或所述超时时，向得分增加与所述事件或超时关联的对应权重；

确定所述得分是否超过对于所述事件的预先定义的极限；

如果所述得分超过所述预先定义的极限，则更新帧；

异步地显示所述更新的帧；

清除所述得分；以及

返回以等待所述事件或超时；

如果所述得分不超过所述预先定义的极限，则返回以等待所述事件或超时。

25. 如技术方案28所述的至少一个计算机可读介质，其中当事件要求得分更新时，超时周期性发生。

附加注释和示例

示例1可包含用于帧的异步显示的系统，所述系统包括确定当前帧与先前帧之间改变的计算装置以及耦合到所述计算装置以显示图像的异步显示器，其中所述计算装置将帧更新异步发送到所述异步显示器以仅更新已经改变的当前显示的图像的区域。

示例2可包含示例1的系统，其中与所述显示的图像中的对应区域不同的新帧的每个区域作为帧更新与对应像素地址一起发送到所述异步显示器以标识已经改变的所述区域的所述位置。

示例3可包含示例1的系统，其中保持与所述显示的图像中的所述对应区域相同的新帧的每个区域不被发送到所述异步显示器。

示例4可包含示例1的系统，其中在所述新帧中保持其状况的所述显示的图像的区域不被更新或刷新。

示例5可包含示例1的系统，其中所述计算装置通过将要渲染的新帧与所述异步显示器上当前显示的图像相比较来确定所述帧更新，并且如果区域已经改变，则所述计算装置将所述改变的区域作为帧更新与所述区域的对应像素地址一起发送以标识已经改变的所述当前显示的图像中的所述区域的所述位置。

示例6可包含示例5的系统，其中所述异步显示器在由所述对应像素地址标识的所述位置中用从所述计算装置接收的所述帧更新来更新所述当前显示的图像。

示例7可包含示例1的系统，其中所述计算装置将所述更新的帧异步地而不是以固定帧速率发送到所述显示器。

示例8可包含示例1的系统，其中所述计算装置包含至少一个图形处理单元（GPU）、至少一个中央处理单元（CPU）和随机存取存储器。

示例9可包含用于异步显示像素的方法，所述方法包括：由计算装置确定要在异步显示器上被渲染的新帧的改变，其中所述改变包括在所述新帧中已经改变的在所述异步显示器上当前显示的图像的像素，其中所述改变表示更新的像素；其中所述改变表示更新的像素，以及由所述计算装置发送所述更新的像素连同表示所述更新的像素的位置的对应像素地址，以使所述异步显示器能够基于所述像素地址用所述更新的像素更新所述当前显示的图像。

示例10可包含示例9的系统，其中当所述更新的像素和对应像素地址发生而不是采用固定帧速率时，它们被发送到所述异步显示器。

示例11可包含示例9的系统，其中更新的像素和对应像素地址被异步发送到异步显示器。

示例12可包含至少一个计算机可读介质，包括一组指令，所述指令当由计算装置执行时促使所述计算装置：确定要在异步显示器上渲染的新帧的改变，其中所述改变包括在所述新帧中已经改变的在所述异步显示器上当前显示的图像的像素，其中所述改变表示更新的像素；以及发送所述更新的像素连同表示所述更新的像素的位置的对应像素地址，以使所述异步显示器能够基于所述像素地址用所述更新的像素更新所述当前显示的图像。

示例13可包含示例12的至少一个计算机可读介质，其中当所述更新的像素和对应像素地址发生而不是采用固定帧速率时，它们被发送到所述异步显示器。

示例14可包含示例12的至少一个计算机可读介质，其中更新的像素和对应像素地址被异步发送到异步显示器。

示例15可包含用于基于块的相机更新的系统，所述系统包括：相机，用于捕获图像n，并确定与由所述相机之前捕获的图像n-1不同的所述图像n的基于像素的块；芯片上系统（SOC），耦合到存储器装置和所述相机，所述SOC用于：接收所述更新的基于像素的块；从所述存储器装置检索所述图像n-1；将所述更新的基于像素的块与所述图像n-1融合以获得融合图像；以及将所述融合图像的格式修改成显示格式。

示例16可包含示例15的系统，进一步包括耦合到所述SOC的显示器，所述显示器接收所述融合图像并显示所述融合图像。

示例17可包含示例15的系统，其中用于确定对于所述图像n的基于像素的块的所述相机进一步用于：将所述图像n划分成小区域；确定对于每个小区域的CRC；将对于图像n的每个区域的所述CRC与对于图像n-1的每个区域的对应CRC相比较；如果针对某区域的所述CRC是不同的，则选择该区域作为更新区域，并标记对于该区域的x、y坐标。

示例18可包含用于基于块的相机更新的系统，所述系统包括：相机，用于捕获图像n，并确定与由所述相机之前捕获的图像n-1不同的所述图像n的基于像素的块和对应像素地址；芯片上系统（SOC），耦合到存储器装置和所述相机，所述SOC用于：接收所述更新的基于像素的块和对应像素地址；将所述更新的基于像素的块的格式修改成显示格式。

示例19可包含示例18的系统，进一步包括耦合到所述SOC的存储器面板显示器，所述存储器面板显示器用于：从所述SOC接收以显示格式的所述更新的基于像素的块和所述对应像素地址；从所述存储器面板显示器检索所述图像n-1；使用所述对应像素地址将以显示格式的所述更新的基于像素的块与所述图像n-1融合以获得融合图像；以及显示所述融合图像。

示例20可包含示例18的系统，其中用于确定对于所述图像n的基于像素的块的所述相机进一步用于：将所述图像n划分成小区域；确定对于每个小区域的CRC；将对于图像n的每个区域的所述CRC与对于图像n-1的每个区域的对应CRC相比较；如果针对某区域的所述CRC是不同的，则选择该区域作为更新区域，并标记对于该区域的x、y坐标。

示例21可包含用于基于块的相机更新的方法，所述方法包括：使用相机捕获图像n；确定图像n从先前图像n-1改变了什么区域；将所述改变的区域与所述先前图像n-1融合以获得新图像n；以及显示所述新图像n。

示例22可包含示例21的系统，其中确定图像n从所述先前图像n-1改变了什么区域包括：将所述图像n划分成小区域；确定对于每个小区域的CRC；将对于图像n的每个区域的所述CRC与对于图像n-1的每个区域的对应CRC相比较；如果针对某区域的所述CRC是不同的，则选择该区域作为更新区域，并标记对于该区域的x、y坐标。

示例23可包含示例22的系统，其中所述x、y坐标定义图像n-1中所述更新区域的位置布局。

示例24可包含一个或更多计算机可读介质，包括一组指令，所述指令当由一个或更多处理器执行时促使所述处理器用于：捕获图像n；确定图像n从所述先前图像n-1改变了什么区域；将所述改变的区域与所述先前图像n-1融合以获得新图像n；以及显示所述新图像n。

示例25可包含示例23的一个或更多计算机可读介质，其中用于确定图像n从先前图像n-1改变了什么区域的指令促使所述处理器用于：将所述图像n划分成小区域；确定对于每个小区域的CRC；将对于图像n的每个区域的所述CRC与对于图像n-1的每个区域的对应CRC相比较；以及如果针对某区域的所述CRC是不同的，则选择该区域作为更新区域，并标记对于该区域的x、y坐标。

示例26可包含示例24的一个或更多计算机可读介质，其中所述x、y坐标定义图像n-1中所述更新区域的位置布局。

示例27可包含用于事件驱动的更新的异步系统，所述系统包括：计算系统；多个输入装置，以通信方式耦合到所述计算系统；以及至少一个输出装置；其中在事件发生时，至少部分基于一个输入装置，所述一个输入装置促使所述至少一个输出装置要被异步更新，其中所述更新仅包含自从所述先前更新以来已经发生的改变。

示例28可包含示例26的异步系统，其中所述多个输入装置中的至少一个包括眼睛跟踪器以跟踪所述计算系统的用户的眼睛和头部活动，其中基于眼睛跟踪器发生的事件促使所述输出装置在由计算系统确定的时间进行更新。

示例29可包含示例26的异步系统，其中所述多个输入装置中的至少一个包括用于跟踪落在图像中每个像素上的光量的差分视频相机，以及当光向上或向下浮动时，所述差分视频相机将指示亮度改变的事件发送到计算系统以促使输出装置在由计算系统确定的时间进行更新。

示例30可包含示例26的异步系统，其中所述多个输入装置中的至少一个包括用于以六个自由度跟踪用户的头部位置的6DOF跟踪器，所述6DOF跟踪器将指示采用六个自由度的头部位置的改变的事件发送到计算系统以促使输出装置在由计算系统确定的时间进行更新。

示例31可包含示例26的异步系统，其中所述多个输入装置中的至少一个包括用于跟踪用户的手部活动以检测是否做出与在计算系统上正在执行的动作相关的某一象征或运动的手势跟踪器，所述手势跟踪器将指示手势的事件发送到计算系统以促使输出装置在由计算系统确定的时间进行更新。

示例32可包含权利要求26的异步系统，其中所述多个输入装置中的至少一个包括用于跟踪用户通过旋钮和按钮选择的输入的游戏控制器，所述游戏控制器将指示用户的输入的事件发送到计算系统以促使输出装置在由计算系统确定的时间进行更新。

示例33可包含示例26-32中任一示例的异步系统，其中输出装置包括显示器。

示例34可包含示例26-32中任一示例的异步系统，其中要在由所述计算系统确定的时间更新的所述输出装置包含至少一个显示器，其中所述计算系统使用包括对于每个输入装置的相对权重的得分表以确定何时将新帧或块改变渲染到所述显示器。

示例35可包含示例34的异步系统，其中基于从所述得分表分配的它们的相对权重来优先化每个输入装置。

示例36可包含示例26的异步系统，其中所述计算系统包括游戏系统，并且所述多个输入包含事件驱动的相机和传感器以异步驱动所述游戏系统。

示例37可包含示例26的异步系统，其中所述至少一个输出装置包括显示器，其中当事件发生时，所述计算系统将改变异步发送到所述显示器。

示例38可包含示例37的异步系统，其中改变表示来自正在显示的图像的区域的像素的改变以及与像素的改变关联的像素地址。

示例39可包含一种用于显示器上的事件驱动的帧更新的方法，所述方法包括：等待由到计算系统的一个或更多输入装置引起的事件或超时；在接收到所述事件或所述超时时，向得分增加与所述事件或超时关联的对应权重；确定所述得分是否超过对于所述事件的预先定义的极限；如果所述得分超过所述预先定义的极限，则更新帧；异步显示所述更新的帧；清除所述得分；以及返回以等待所述事件或超时；如果得分不超过所述预先定义的极限，则返回以等待所述事件或超时。

示例40可包含示例39的系统，其中所述一个或更多输入装置包含事件驱动的相机和传感器中的一个或更多个以驱动异步游戏系统。

示例41可包含示例39的系统，其中所述一个或更多输入装置包含眼睛跟踪器、差分视频相机、6DOF跟踪器、手势跟踪器、游戏控制器以及来自通过网络的一个或更多远程玩家的动作中的一个或更多个。

示例42可包含示例39的系统，其中当事件要求得分更新时，超时周期性发生。

示例43可包含示例39的系统，其中所述预先定义的极限包括基于所述事件的最大极限。

示例44可包含至少一个计算机可读介质，包括一组指令，所述指令当由计算装置执行时促使所述计算装置用于：等待由到计算系统的一个或更多输入装置引起的事件或超时；在接收到所述事件或所述超时时，向得分增加与所述事件或超时关联的对应权重；确定所述得分是否超过对于所述事件的预先定义的极限；如果所述得分超过所述预先定义的极限，则更新帧；异步显示所述更新的帧；清除所述得分；以及返回以等待所述事件或超时；如果所述得分不超过所述预先定义的极限，则返回以等待所述事件或超时。

示例45可包含示例44的至少一个计算机可读介质，其中所述一个或更多输入装置包含事件驱动的相机和传感器中的一个或更多个以驱动异步游戏系统。

示例46可包含示例44的至少一个计算机可读介质，其中所述一个或更多输入装置包含眼睛跟踪器、差分视频相机、6DOF跟踪器、手势跟踪器、游戏控制器以及来自通过网络的一个或更多远程玩家的动作中的一个或更多个。

示例47可包含示例44的至少一个计算机可读介质，其中当事件要求得分更新时，超时周期性发生。

示例48可包含示例44的至少一个计算机可读介质，其中所述预先定义的极限包括基于所述事件的最大极限。

示例49可包含用于帧的异步显示的系统，所述系统包括：用于确定当前帧与先前帧之间的改变的部件；用于将所述改变异步发送到所述异步显示器以仅更新已经改变的当前显示的图像的区域的部件。

示例50可包含示例49的系统，其中与所述显示的图像中的对应区域不同的新帧的每个区域作为帧更新与对应像素地址一起发送到所述异步显示器以标识已经改变的所述区域的所述位置。

示例51可包含示例49的系统，其中保持与所述显示的图像中的所述对应区域相同的新帧的每个区域不被发送到所述异步显示器。

示例52可包含示例49的系统，其中在所述新帧中保持其状况的所述显示的图像的区域不被更新或刷新。

示例53可包含用于基于块的相机更新的系统，所述系统包括：用于捕获图像n的部件；用于确定对于与之前捕获的图像n-1不同的所述图像n的更新的基于像素的块的部件；用于将所述更新的基于像素的块与所述图像n-1融合以获得融合图像的部件；以及用于将所述融合图像的格式修改成显示格式的部件。

示例54可包含示例53的系统，进一步包括用于显示所述融合图像的部件。

示例55可包含示例53的系统，其中用于确定更新的基于像素的块的部件进一步包括：用于将所述图像n划分成小区域的部件；用于确定对于每个小区域的CRC的部件；用于将对于图像n的每个区域的所述CRC与对于图像n-1的每个区域的对应CRC相比较的部件；如果针对某区域的所述CRC是不同的，则用于选择该区域作为更新区域的部件，以及用于标记对于该区域的x、y坐标的部件。

示例56可包含至少一个计算机可读介质，包括一组指令，所述指令当由计算系统执行时促使所述计算系统执行根据示例9-11中任一示例的方法。

示例57可包含至少一个计算机可读介质，包括一组指令，所述指令当由计算系统执行时促使所述计算系统实行根据示例21-23中任一示例的方法。

示例58可包含至少一个计算机可读介质，包括一组指令，所述指令当由计算系统执行时促使所述计算系统实行根据示例39-43中任一示例的方法。

术语“耦合”在本文中可用于指的是所谈论的组件之间的任何类型的关系（直接的或间接的），并且可应用于电气、机械、流体、光学、电磁、机电或其它连接。此外，术语“第一”、“第二”等在本文中可仅用于促进论述，并且没有传达具体时间上或时间顺序的重要性，除非另有指示。额外地，理解的是，不定冠词“一”或“一个”传达“一个或多个”或“至少一个”的意思。

如在此申请和权利要求书中所使用，由术语“...中的一个或多个”连接的项目列表可意味着所列项目的任何组合。例如，短语“A、B或C中的一个或多个”可意味着A；B；C；A和B；A 和C；B和C；或者A、B和C。

已参考特定实施例在上文描述了实施例。然而，本领域技术人员将理解，在不脱离如在所附权利要求中陈述的实施例的较广泛精神和范畴的情况下，可对其进行各种修改和改变。前面的描述和附图因此将以说明性意义而不是限制性意义而被考虑。

Claims (25)

1. 一种用于帧的异步显示的系统，包括：

计算装置，用于确定在当前帧与先前帧之间的改变；以及

异步显示器，耦合到所述计算装置以显示图像；

其中所述计算装置向所述异步显示器异步发送帧更新以仅更新已经改变的当前显示的图像的区域。

2.如权利要求1所述的系统，其中与所述显示的图像中的对应区域不同的新帧的每个区域作为帧更新与对应像素地址一起发送到所述异步显示器以标识已经改变的所述区域的所述位置。

3.如权利要求1所述的系统，其中保持与所述显示的图像中的所述对应区域相同的新帧的每个区域不被发送到所述异步显示器。

4.如权利要求1所述的系统，其中在所述新帧中保持其状况的所述显示的图像的区域不被更新或刷新。

5.如权利要求1所述的系统，其中所述计算装置通过将要渲染的新帧与所述异步显示器上的所述当前显示的图像相比较来确定所述帧更新，并且如果区域已经改变，则所述计算装置将所述改变的区域作为帧更新与所述区域的对应像素地址一起发送以标识已经改变的所述当前显示的图像中的所述区域的所述位置。

6.如权利要求5所述的系统，其中所述异步显示器用于在由所述对应像素地址标识的所述位置中用从所述计算装置接收的所述帧更新来更新所述当前显示的图像。

7. 一种用于异步显示像素的方法，包括：

由计算装置确定要在异步显示器上被渲染的新帧的改变，其中所述改变包括在所述新帧中已经改变的在所述异步显示器上当前显示的图像的像素，其中所述改变表示更新的像素；以及

由所述计算装置发送所述更新的像素连同表示所述更新的像素的所述位置的对应像素地址，以使所述异步显示器能够基于所述像素地址用所述更新的像素更新所述当前显示的图像。

8.如权利要求7所述的方法，其中当所述更新的像素和对应像素地址发生而不是采取固定帧速率时，它们被发送到所述异步显示器。

9.一种用于基于块的相机更新的系统，包括：

相机，用于捕获图像n，并确定对于与由所述相机之前捕获的图像n-1不同的所述图像n的基于像素的块；

芯片上系统（SOC），耦合到存储器装置以及耦合到所述相机，所述SOC用于：

接收所述更新的基于像素的块；

从所述存储器装置检索所述图像n-1；

将所述更新的基于像素的块与所述图像n-1融合以获得融合的图像；以及

将所述融合的图像的格式修改成显示格式。

10.如权利要求9所述的系统，进一步包括耦合到所述SOC的显示器，所述显示器用于接收所述融合的图像并显示所述融合的图像。

11.一种用于基于块的相机更新的系统，包括：

相机，用于捕获图像n，并确定对于与由所述相机之前捕获的图像n-1不同的所述图像n的基于像素的块和对应像素地址；

芯片上系统（SOC），耦合到存储器装置以及耦合到所述相机，所述SOC用于：

接收所述更新的基于像素的块和对应像素地址；

将所述更新的基于像素的块的格式修改成显示格式。

12.如权利要求11所述的系统，进一步包括耦合到所述SOC的存储器面板显示器，所述存储器面板显示器用于：

从所述SOC接收以显示格式的所述更新的基于像素的块和所述对应像素地址；

从所述存储器面板显示器检索所述图像n-1；

使用所述对应像素地址将以显示格式的所述更新的基于像素的块与所述图像n-1融合以获得融合的图像；以及

显示所述融合的图像。

13.一种用于基于块的相机更新的方法，包括：

使用相机捕获图像n；

确定图像n从先前图像n-1改变了什么区域；

将所述改变的区域与所述先前图像n-1融合以获得新图像n；以及

显示所述新图像n。

14.如权利要求13所述的方法，其中确定图像n从所述先前图像n-1改变了什么区域包括：

将所述图像n划分成小区域；

确定对于每个小区域的CRC；

将对于图像n的每个区域的所述CRC与对于图像n-1的每个区域的对应CRC相比较；

如果针对某区域的所述CRC是不同的，则选择所述区域作为更新区域，并标记对于所述区域的x、y坐标。

15.一种用于事件驱动的更新的异步系统，包括：

计算系统；

多个输入装置，以通信方式耦合到所述计算系统；以及

至少一个输出装置；

其中在事件发生时，至少部分基于一个输入装置，所述一个输入装置用于促使所述至少一个输出装置要被异步更新，其中所述更新仅包含自从所述先前更新以来已经发生的改变。

16.如权利要求15所述的异步系统，其中要在由所述计算系统确定的时间更新的所述输出装置包含至少一个显示器，其中由所述计算系统使用包括用于每个输入装置的相对权重的得分表用于确定何时将新帧或块改变渲染到所述显示器。

17.如权利要求15所述的异步系统，其中每个输入装置基于从所述得分表分配的它们的相对权重进行优先化。

18.如权利要求15所述的异步系统，其中所述计算系统包括游戏系统，并且所述多个输入包含事件驱动的相机和传感器以异步驱动所述游戏系统。

19.如权利要求15所述的异步系统，其中所述至少一个输出装置包括显示器，其中当事件发生时，所述计算系统将改变异步发送到所述显示器。

20.一种用于显示器上的事件驱动的帧更新的方法，所述方法包括：

等待由到计算系统的一个或更多输入装置引起的事件或超时；

在接收到所述事件或所述超时时，向得分增加与所述事件或超时关联的对应权重；

确定所述得分是否超过对于所述事件的预先定义的极限；

如果所述得分超过所述预先定义的极限，则进行以下项：

更新帧；

异步显示所述更新的帧；

清除所述得分；以及

返回以等待所述事件或超时；

如果得分不超过所述预先定义的极限，则

返回以等待所述事件或超时。

21.如权利要求20所述的方法，其中所述一个或更多输入装置包含事件驱动的相机和传感器中的一个或更多个以驱动异步游戏系统。

22.一种用于帧的异步显示的系统，包括：

用于确定当前帧与先前帧之间的改变的部件；

用于将所述改变异步发送到所述异步显示器以仅更新已经改变的当前显示的图像的区域的部件。

23.如权利要求22所述的系统，其中与所述显示的图像中的对应区域不同的新帧的每个区域作为帧更新与对应像素地址一起发送到所述异步显示器以标识已经改变的所述区域的所述位置。

24.一种用于基于块的相机更新的系统，包括：

用于捕获图像n的部件；

用于确定对于与之前捕获的图像n-1不同的所述图像n的更新的基于像素的块的部件；

用于将所述更新的基于像素的块与所述图像n-1融合以获得融合的图像的部件；以及

用于将所述融合的图像的格式修改成显示格式的部件。

25.如权利要求24所述的系统，进一步包括：用于显示所述融合的图像的部件。