CN108694143B - 数据处理电路 - Google Patents

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Abstract

一种数据处理电路，包括：时钟输入端，被配置成接收时钟信号；数据输出端，被配置成提供数据输出信号；可调驱动器缓冲器，被配置成：接收数据信号；并且对数据信号应用驱动器强度值以便提供数据输出信号，数据输出信号的电流电平基于驱动器强度值；以及驱动器控制模块，包括：时间对准模块，被配置成处理时钟信号和数据输出信号以便确定表示以下两项之间的时延的定时延迟信号：时钟信号的转变；以及数据输出信号的转变；基于定时延迟信号和目标延迟信号向可调驱动器缓冲器提供驱动器强度值，驱动器强度值用于减小以下两项之差：定时延迟信号以及目标延迟信号。

Description

数据处理电路
技术领域
本公开涉及数据处理电路，并且具体地说但非排他地涉及可以设置可调驱动器缓冲器的驱动器强度的MIPI数据处理电路。
背景技术
MIPI是MIPI联盟公司(MIPI Alliance，Inc.)限定的标准并且在《RF前端控制接口(RFFE)规范(Specification for RF Front-End Control Interface(RFFE))》(2.0版，2014年9月25日)中得以描述。MIPI充当主控制器(主装置)与一个或多个受控装置(从装置)之间的控制接口。所述标准描述了与SDATA和SCLK引脚上的协议、电压和电流特性(电平、定时)有关的细节。
发明内容
根据本公开的第一方面，提供了一种数据处理电路，包括：
时钟输入端，被配置成接收时钟信号；
数据输出端，被配置成提供数据输出信号；
可调驱动器缓冲器，被配置成：
接收数据信号；并且
对所述数据信号应用驱动器强度值以便提供数据输出信号，其中，所述数据输出信号的电流电平基于所述驱动器强度值；以及
驱动器控制模块，包括：
时间对准模块，被配置成：
处理所述时钟信号和所述数据输出信号以便确定表示以下两项之间的时延的定时延迟信号：(i)所述时钟信号的转变；以及(ii)所述数据输出信号的转变；并且
基于所述定时延迟信号和目标延迟信号向所述可调驱动器缓冲器提供所述驱动器强度值，其中，所述驱动器强度值用于减小以下两项之差：(i)所述定时延迟信号；以及(ii)所述目标延迟信号。
在一个或多个实施例中，所述时间对准模块另外包括逻辑块，所述逻辑块被配置成基于以下各项提供所述驱动器强度值：(i)所述定时延迟信号；(ii)所述目标延迟信号；以及(iii)表示所述驱动器强度值的正在使用的值的电流驱动器强度值。
在一个或多个实施例中，所述逻辑块被配置成将所述驱动器强度值提供为使得以下两项之差处于预定范围内：(i)所述驱动器强度值；以及(ii)所述电流驱动器强度值。
在一个或多个实施例中，所述时间对准模块被配置成将所述驱动器强度值提供为使得所述驱动器强度值处于预定范围内。
在一个或多个实施例中，所述时间对准模块被配置成将所述驱动器强度值确定为导致以下两项之差小于差阈值的最小值：(i)所述定时延迟信号；以及(ii)所述目标延迟信号。
在一个或多个实施例中，所述时间对准模块被配置成以所述驱动器强度值的最小值开始。
在一个或多个实施例中，所述驱动器控制模块另外包括：反馈缓冲器，所述反馈缓冲器被配置成对所述数据输出信号应用电压阈值电平以便提供表示所述数据输出信号的转变的反馈数据信号。所述时间对准模块可以被配置成处理所述时钟信号和所述反馈数据信号以便确定所述定时延迟信号。
在一个或多个实施例中，所述反馈缓冲器包括被配置成应用可变电压阈值电平的可编程反馈缓冲器。所述数据处理电路可以另外包括被配置成设置所述可变电压阈值电平的控制器。
在一个或多个实施例中，所述时间对准模块包括：多个时延块。每个时延块都可以提供作为其输入信号的时延版本的输出信号。第一时延块的输入端可以接收表示所述数据输出信号的转变的信号。另外的时延块中的每一个的输入端可以连接至紧接着前一个时延块的输出端。所述时延块的输出端可以提供所述定时延迟信号。
在一个或多个实施例中，所述多个时延块被包括为反馈环路的一部分，所述反馈环路被配置成适配所述多个时延块中的一个或多个的延迟参数，使得所述延迟参数可以与所述时钟信号的时钟周期具有固定关系。
在一个或多个实施例中，所述反馈环路被实现为延迟锁定环路并且包括DLL控制器。在一个或多个实施例中，所述DLL控制器可以被配置成处理(i)来自最后一个时延块的输出信号、(ii)所述时钟信号以及(iii)所述数据输出信号以便适配所述多个时延块中的所述一个或多个的所述延迟参数。
在一个或多个实施例中，所述时间对准模块被配置成：基于使能信号的状态选择性地提供所述驱动器强度值，所述使能信号表示是否将更新所述驱动器强度值。
在一个或多个实施例中，所述时间对准模块另外包括输出多路复用器。所述输出多路复用器可以具有：第一MUX输入端；第二MUX输入端；以及MUX输出端。所述驱动器强度值可以被配置成被提供至所述第一MUX输入端。固定驱动器强度值可以被提供至第二MUX输入端。所述MUX输出端可以被配置成基于使能信号的状态对所述可调驱动器缓冲器应用：(i)所述驱动器强度值；或者(ii)所述固定驱动器强度值。所述使能信号表示是否将基于所述定时延迟信号更新所述驱动器强度值。
在一个或多个实施例中，所述目标延迟信号表示以下两项之间的目标时延：(i)所述时钟信号的转变；以及(ii)所述数据输出信号的转变。
在一个或多个实施例中，所述数据处理电路是MIPI数据处理电路。
还可以提供一种数据处理方法，所述方法包括：
可调驱动器缓冲器对数据信号应用驱动器强度值以便提供数据输出信号，其中，所述数据输出信号的电流电平基于所述驱动器强度值；
处理时钟信号和所述数据输出信号以便确定表示以下两项之间的时延的定时延迟信号：(i)所述时钟信号的转变；以及(ii)所述数据输出信号的转变；
基于所述定时延迟信号和目标延迟信号向所述可调驱动器缓冲器提供所述驱动器强度值，其中，所述驱动器强度值用于减小以下两项之差：(i)所述定时延迟信号；以及(ii)所述目标延迟信号。
附图说明
虽然本公开可采用各种修改和替代形式，但是在附图中已经通过实例的方式示出了本公开的细节并且将对其进行详细描述。然而，应当理解的是，除了所描述的具体实施例之外，其它实施例也是可能的。落入所附权利要求书的精神和范围内的所有修改、等效物以及替代性实施例也被涵盖。
以上讨论并不旨在表示当前或未来权利要求组的范围内的每个实例实施例或每种实施方式。随后的附图和具体实施方式也举例说明了各个实例实施例。在结合附图考虑以下具体实施方式时，可以更完全地理解各个实例实施例。
现在将参考附图仅通过实例的方式对一个或多个实施例进行描述，在附图中：
图1示出了数据处理电路的实例实施例；
图2以图形示出了可调驱动器缓冲器的驱动器强度如何影响信号转变的时延；并且
图3示出了如图1所示的时间对准模块等时间对准模块的实例实施例。
具体实施方式
图1示出了数据处理电路的实例实施例，在此例子中，所述数据处理电路是MIPI数据处理电路100。MIPI数据处理电路100包括时钟输入端102、数据输出端104、可调驱动器缓冲器(SDATA缓冲器)106以及MIPI数字逻辑电路108。时钟输入端102接收时钟信号(SCLK)114，所述时钟信号114可由MIPI数字逻辑电路108用作时钟信号。MIPI数字逻辑电路108向可调驱动器缓冲器106提供数据信号(sdata信号)110。可调驱动器缓冲器106基于数据信号110提供数据输出信号(SDATA)112。可调驱动器缓冲器106对数据信号(sdata信号)110应用驱动器强度，使得数据输出信号(SDATA)112的电流电平(对于给定负载)基于驱动器强度的值而设置。
数据输出端104提供数据输出信号112作为MIPI数据处理电路100的输出信号。在此例子中，MIPI数据处理电路100是从模块，时钟信号(SCLK)114是从MIPI主SCLK输出端处接收的，并且数据输出信号(SDATA)112被提供至MIPI主SDATA输入端。
图1中还示出了负载电容(C负载)116，所述负载电容116连接在数据输出端104与如接地端等参考端之间。负载电容(C负载)116可以被称为SDATA总线负载电容并且表示总线线路的总不可避免寄生电容，包括连接至总线的主装置和/或从装置的端电容。
MIPI是MIPI联盟公司(MIPIAlliance，Inc.)限定的标准并且在《RF前端控制接口(RFFE)规范(Specification for RF Front-End Control Interface(RFFE))》(2.0版，2014年9月25日)中得以描述。MIPI充当主控制器(主装置)与一个或多个受控装置(从装置)之间的控制接口。所述标准描述了与SDATA和SCLK引脚上的协议、电压和电流特性(电平、定时)有关的细节。
所述标准还针对给定SDATA总线负载电容(C负载116)描述了可调驱动器缓冲器106的可编程驱动器强度。可以在从装置中限定寄存器空间总线_LD(BUS_LD)，在所述寄存器空间中，基于具有组合主装置和(多个)从装置操作的曾经确定的系统对针对预期电容性负载C负载的驱动器强度进行了预编程。MIPI标准并未限定如何控制可调驱动器缓冲器106的驱动器强度的方法。也就是说，MIPI标准并未限定什么信息用于建立预期驱动器强度。这可能导致无操作(如果驱动器强度太低，则引起数据传送失败)或者次优操作(如果驱动器强度太高，则引起EMI增大)。
MIPI系统中可能影响SDATA信号定时的变量为：(i)IC制造过程差距(spread)以及可调驱动器缓冲器106的驱动器强度的电源电压和温度敏感性；以及(ii)关于SDATA线路负载电容(C负载116)在给定应用或者甚至从装置被实例化的多个应用中的不确定性。
如果曾经通过评估确定了系统中的每个装置的可调驱动器缓冲器106的驱动器强度，则所述驱动器强度在装置的寄存器空间(总线_LD)中被编程为固定值。然后，所述装置将在整个操作中使用此固定值。
如上所述，装置特性可以随着如电源电压和温度等不同环境条件而不同。而且，每个单一装置的单独处理特性可能展现出某种差距，从而导致附加的装置特性差距。因此，固定寄存器设置(根据初始单一评估的结果确定)应当被设置为针对装置特性的所有预期偏差而引起期望操作的值。然而，此固定寄存器设置可能不能够充分说明SDATA线路负载电容(C负载116)的不可预见变化，所述不可预见变化取决于应用。
在如通过MIPI描述的通信系统中，可能有利的是，在给定环境条件下，可调驱动器缓冲器106的驱动器强度不超过对于定时目的来说实际需要的驱动器强度。以此方式，EMI(电磁干扰)最低，并且可能使信号通信本身失真的信号振铃将被最小化。然而，在固定驱动器强度设置的情况下，驱动器强度通常将太高，这是由于驱动器强度必须能够适应装置特性的变化。因此，使用固定驱动器强度设置可能导致非常高的EMI和信号振铃。
此例子中的可调驱动器缓冲器106是本领域技术人员熟知的CMOS输出驱动器。可以通过以下方式增大可调驱动器缓冲器106的驱动器强度：与已经活动/当前输出晶体管并行地激活/使用额外输出晶体管以及使用与用于已经活动的输出晶体管的门信号相同的门信号来控制额外输出晶体管的门信号。类似地，可以通过以下方式减小可调驱动器缓冲器106的驱动器强度：禁用活动晶体管的门信号，使得那些晶体管不对可调驱动器缓冲器106的输出电流做出贡献。门信号可以单独启用和禁用的输出晶体管单元的数量决定了可由可调驱动器缓冲器106提供的驱动器强度值的范围。输出晶体管单元的数量可以被选择为符合所需MIPI通信通道特性要求，比如，最小和最大SDATA时钟到数据延迟以及数据输出端104上的最小和最大电容性负载C负载116。可以根据由有限数量的单一数据位——一个单一数据位用于可用晶体管单元中的每一个——组成的控制信号(在此例子中，被称为驱动强度信号118)设置可调驱动器缓冲器106的驱动器强度。
可调驱动器缓冲器106的驱动器强度可以被视为控制在可调驱动器缓冲器106的输出端处可用的电流电平以对负载电容C负载116进行充电和放电。较低驱动器强度将引起数据输出端104处的数据输出信号(SDATA)112的电压电平的缓斜率。然而，较高驱动器强度将引起数据输出信号(SDATA)112的电压电平的陡斜率。连接至数据输出端104(MIPI主装置的SDATA输入端)的线路的接收端可以具有某个电压阈值电平的输入缓冲器，低于所述电压阈值电平的SDATA电压被解释为是数字低信号，并且高于所述电压阈值电平的SDATA电压被解释为是数字高信号。因此，当接收端将SDATA信号解释为从高到低变化或者反之亦然时，数据输出信号(SDATA)112的电压电平的上升沿和下降沿的变化斜率可以被视为对应于从SCLK到“输入缓冲器后sdata”信号边沿的变化时延。
图2以图形示出了可调驱动器缓冲器的驱动器强度如何影响由接收数据输出信号212的电路的输入缓冲器检测到的低到高转变的时延。
图2示出了三个绘图：
●时钟信号(SCLK)214，其由图1的MIPI数据处理电路接收并且还由接收数据输出信号212的电路接收；
●可由MIPI数据处理电路提供的数据输出信号(SDATA)212的三种变化；以及
●“输入缓冲器后sdata”信号的三种变化，所述信号可以被视为接收到的经处理数据信号220，这是因为所述信号表示接收数据输出信号212的电路的输入缓冲器的输出信号。接收到的经处理数据信号220的逻辑电平是基于以下两项之间的比较来设置的：(i)接收到的数据输出信号(SDATA)212；以及(ii)电压阈值电平222。如果SDATA212的电压电平低于电压阈值电平222，则SDATA 212的电压电平被解释为是数字低信号，并且因此，接收到的经处理数据信号220具有逻辑低电平。如果SDATA212的电压电平高于电压阈值电平222，则SDATA212的电压电平被解释为是数字高信号，并且因此，接收到的经处理数据信号220具有逻辑高电平。
图2示出了数据输出信号(SDATA)212的三种变化：快数据输出信号212a；中间数据输出信号212b；以及慢数据输出信号212c。快数据输出信号212a由具有高驱动器强度值的可调驱动器缓冲器生成。中间数据输出信号212b由具有中间驱动器强度值的可调驱动器缓冲器生成。慢数据输出信号212c由具有低驱动器强度值的可调驱动器缓冲器生成。
图2的第三绘图示出了针对数据输出信号(SDATA)212的三种变化的三个相应接收到的经处理数据信号220a、220b、220c。如可以看到的，数据输出信号(SDATA)212的斜率变化影响以下两项之间的时延：(i)时钟信号214的上升沿(tclk)；以及(ii)接收到的经处理数据信号220a、220b、220c的上升沿(t1、t2、t3)。时延(TPD)的三个值在图2中被表示为：
●针对快数据输出信号212a的短时延(t1-tclk)；
●针对中间数据输出信号212b的中间时延(t2-tclk)；以及
●针对慢数据输出信号212c的长时延(t3-tclk)。
因此，根据图2，清楚的是，增大可调驱动器缓冲器的驱动器强度减小了以下两项之间的时延(TPD)：(i)时钟信号214的边沿；以及(ii)接收到的经处理数据信号220a、220b、220c的相应边沿，并且反之亦然。
返回到图1，MIPI数据处理电路100还包括驱动器控制模块124。驱动器控制模块124处理时钟信号114和数据输出信号以便确定表示以下两项之间的时延的定时延迟信号(图1中未示出)：(i)时钟信号的转变；以及(ii)数据输出信号的转变。此时延还可以被称为如以上参照图2讨论的TPD。
然后，驱动器控制模块124可以基于定时延迟信号和目标延迟信号(图1中未示出)确定用于设置可调驱动器缓冲器106的驱动器强度的驱动器强度值118。目标延迟信号可以表示时钟信号114的转变与数据输出信号(SDATA)112的转变之间的期望时延，例如，适合于从MIPI数据处理电路100接收数据输出信号(SDATA)112的电路的时延。驱动器控制模块124可以将驱动器强度值118确定为使得其用于减小以下两项之差：(i)定时延迟信号；以及(ii)目标延迟信号。以下将参照图3提供驱动器控制模块124的实施方式的另外细节。
在图1的例子中，驱动器控制模块124包括反馈缓冲器125。反馈缓冲器125接收数据输出信号(SDATA)112作为输入信号并且提供反馈数据信号(sdata_fb)126作为输出信号。反馈缓冲器125预期类似于将接收数据输出信号(SDATA)112的电路的输入缓冲器。因此，反馈数据信号(sdata_fb)126预期类似于图2所示的“输入缓冲器后sdata”信号(接收到的经处理数据信号)。也就是说，反馈缓冲器被配置成对数据输出信号(SDATA)112应用电压阈值电平并且提供反馈数据信号(sdata_fb)126作为具有逻辑电平的数字信号，所述逻辑电平基于数据输出信号(SDATA)112是否超过电压阈值电平。以此方式，反馈数据信号(sdata_fb)126表示数据输出信号的转变。
驱动器控制模块124还包括时间对准模块128，所述时间对准模块128处理时钟信号114和反馈数据信号(sdata_fb)126以便确定表示以下两项之间的时延的地定时延迟信号(未示出)：(i)时钟信号114的转变；以及(ii)数据输出信号的转变(如根据反馈数据信号(sdata_fb)126确定的)。时间对准模块128还将定时延迟信号与目标延迟信号进行比较以便提供驱动器强度值118。以此方式，时间对准模块128可以比较SCLK信号114与sdata_fb信号126的边沿之间的时间差。因而，反馈数据信号(sdata_fb)126在反馈环路中用于控制可调驱动器缓冲器106的驱动器强度。
以此方式，图1的MIPI数据处理电路100可以有利地基于以下各项适配可调驱动器缓冲器106的驱动器强度：所述MIPI数据处理电路100的环境条件(以适应例如电源电压和温度变化)和/或SDATA总线上的负载电容116(包括相关联的定时变化)和/或IC制造过程差距。而且，可以使EMI和/或振铃减小或最小化。
此外，如以下将更详细地讨论的，驱动器控制模块124可以有利地执行评估工作以减小驱动器强度值——在一些例子中，降低为最小值，同时仍确保必要的定时要求得以满足。因为MIPI数据处理电路100可以基于所监测的信号电平使自己适应于必要的驱动器强度，所以这可以是可能的。这可以使MIPI数据处理电路100能够在具有变化的总线负载特性的多种环境中被有效地使用，而无需进行显著的进一步评估。这种自适应驱动器强度功能在测试环境中也可能是有利的，在所述测试环境中，MIPI装置将被测试以实现正确操作和对其定时参数的表征。
在一些例子中，为了潜在更好且更准确的控制，反馈缓冲器125(其还可以被称为从接收输入缓冲器)可以是可以应用可变电压阈值电平的可编程反馈缓冲器。以此方式，控制器(未示出)可以将可变电压阈值电平设置为使得反馈数据信号(sdata_fb)126的电平的变化由数据输出信号(SDATA)112的电压电平触发，所述电压电平提供与将接收数据输出信号(SDATA)112的主模块的输入缓冲器的电压阈值电平的良好匹配。从装置上的缓冲器125可以与主装置上的SDATA输入缓冲器具有同种电路类型(例如，CMOS逻辑)。因此，一旦被确定，就可能不需要适配电压阈值电平。尽管如此，在某些情况下，控制器(未示出)也可以从主装置接收关于待应用电压阈值电平的信息，并且然后相应地设置可变电压阈值电平。
图3示出了如图1所示的时间对准模块等时间对准模块328的实例实施例。时间对准模块328接收反馈数据信号(sdata_fb)326和时钟信号(sclk_信号(sclk_signal))314作为输入信号，并且提供驱动器强度值(具有值总线_LD)318作为输出信号。如上所讨论的，驱动器强度值318设置可调驱动器缓冲器的驱动器强度。
时间对准模块328包括可选的“边沿检测和多路复用器”块330，所述块330可以确保只有在存在sdata_fb信号326的变化时才适配值总线_LD。在此例子中，“边沿检测和多路复用器”块330响应于检测到sdata_fb信号326的边沿而提供en-更新(en_update)信号362。en-更新信号362被提供为以下将详细描述的逻辑块342的输入信号，使得仅响应于sdata_fb信号326的变化而计算经适配的总线_LD值(总线_LD_经适配(BUS_LD_ADAPTED)信号358)。因此，如果sdata_fb 326不具有电平变化，则值总线_LD不变化，因为不变的sdata_fb326不包含要做出反应的定时信息。
“边沿检测和多路复用器”块330还在sdata_fb信号326的每一次变化时提供包括从低到高转变的sdata_边沿(sdata_edge)信号364，而不论sdata_fb信号326是否从低到高变化，或者反之亦然。边沿检测操作用于提供en_更新信号。边沿检测操作还用于区别sdata_fb 326的上升沿和下降沿并且用这来控制例如多路复用器以选择sdata_fb或其反相版本或两者都不选择以提供sdata_边沿364输出信号。以此方式，针对sdata_fb信号326的上升、下降、无转变或每次转变而出现sdata_边沿信号364的低到高转变。这允许针对应用的需要而定制延迟控制的操作。sdata_边沿信号364被提供为单元时延块(TD)334的链的输入信号。每个TD块334都提供作为其输入信号的时延版本的输出信号。第一TD块的输入端接收sdata_边沿信号364。另外的TD块中的每一个的输入端连接至紧接着前一个TD块的输出端。
TD块334中的每一个的输出端还连接至相关联D型触发器336的D输入端。每个D型触发器336的时钟输入端接收基于时钟信号(sclk_信号)314的D时钟信号。在此例子中，时间对准模块328包括可选的定时逻辑块340，所述可选的定时逻辑块340将D时钟信号提供为使得其在以下情况下具有上升沿：(i)en_适配(en_adapt)信号348被设置；以及(ii)在时钟信号(sclk_信号)314中存在下降沿。因此，en_适配信号348可以用于在无论出于什么原因都不会基于最近接收到的反馈数据信号(sdata_fb)326更新驱动器强度值318的情况下禁用D型触发器336。
更一般地，可以基于以下各项设置D时钟信号：(i)en_适配信号348，其表示是否将更新驱动器强度值318；以及(ii)时钟信号(sclk_信号)314。
D型触发器336可以一起被视为Tpd实际寄存器，所述Tpd实际寄存器将Tpd_实际(Tpd_actual)338存储为将与目标延迟信号(Tpd_想要(Tpd_wanted))进行比较的定时延迟信号的值。
以此方式，在sclk_信号314的每个下降沿处，Tpd实际寄存器(D型触发器336)对单元延迟TD 334的延迟链的输出进行采样。延迟链的输入是从实际测量数据信号sdata_fb326中导出的sdata_边沿364。
D型触发器336的D输出端中的每一个都提供具有某个值的D输出信号，所述值与当D时钟信号根据触发器实施方式的选择或者从高到低或者从低到高变换时在D型触发器336的D输入端处接收到的信号的值相对应。D输出信号中的每一个的值可以一起被视为多位并行信号，所述多位并行信号在图3中被标识为Tpd_实际338。Tpd_实际338是表示以下两项之间的实际/测量时延的定时延迟信号：(i)反馈数据信号(sdata_fb)326的转变；以及(ii)时钟信号(sclk_信号)314的转变。
Tpd_实际338被提供为逻辑块342的输入信号。逻辑块342的输出信号具有值总线_LD_经适配358，所述值表示总线_LD(驱动器强度)的下一个计算值。以下各项也被提供为逻辑块342的输入信号：总线_LD，其可以被视为表示驱动器强度值318的正在使用的值的电流驱动器强度值；以及目标延迟信号，其在图3中被表示为寄存器空间344中的Tpd_想要。此寄存器空间344包括将由逻辑块342使用的固定值。在此例子中，固定值包括以下各项(但是将理解的是，在其它例子中，可能不需要这些固定值中的一个或多个)：
●Tpd_增量_最小(Tpd_delta_min)，其表示总线_LD(驱动器强度)在时钟信号(sclk_信号)314的每个周期内可能变化的最小量。在一些例子中，Tpd_增量_最小可以是负(非零)值；
●Tpd_增量_最大(Tpd_delta_max)，其表示总线_LD(驱动器强度)在时钟信号(sclk_信号)314的每个周期内可能变化的最大量。在一些例子中，Tpd_增量_最大可以是正(非零)数；
●总线_LD_最小(BUS_LD_min)，其表示总线_LD(驱动器强度)的最小值；
●总线_LD_最大(BUS_LD_max)，其表示总线_LD(驱动器强度)的最大值。
总线_LD_最小和总线_LD_最大使值总线_LD_经适配358(以及因此总线_LD)保持处于与MIPI所需的SDATA延迟TPD的SDATA缓冲器驱动强度范围的实际实施方式相对应的范围内。
逻辑块342应用将Tpd_实际338与Tpd_想要进行比较以生成总线_LD_经适配358的逻辑。所述逻辑如下：
总线_LD_经适配＝clip1(总线_LD+clip2(Tpd_想要-Tpd_实际))
其中：
clip1＝最小(最大(总线_LD_最小，总线_LD+clip2(Tpd_想要-Tpd_实际))，总线_LD_最大)
clip2＝最小(最大(Tpd_增量_最小，Tpd_想要-Tpd_实际)，Tpd_增量_最大)
“clip1”函数可以使总线_LD_经适配值保持处于符合总线负载电容(C负载)的实际变化范围的限制和/或驱动器强度实施方式中的限制内。“clip2”函数可以设置总线_LD_经适配的变化率，同时将总线_LD更新为处于自适应模式，例如，每时钟循环1个最小分辨率步长。使用clip2可以使定时变化保持处于限定的边界内并且可以引起更稳定的系统操作。关于初始情况，例如，在启动时，主装置可能充分了解所述系统，使得初始复位参数可以能够实现正确的功能操作(例如，正确的数据传送，但是EMI可能太高或者时钟速率很低)。
也就是说，根据以上所讨论的固定值，总线_LD_经适配358是基于Tpd_实际与Tpd_想要之差来计算的，并且使得：总线_LD_经适配处于预定范围(总线_LD_最小到总线_LD_最大)内，并且使得总线_LD_经适配与总线_LD之差处于预定范围(Tpd_增量_最小到Tpd_增量_最大)内。
Tpd_增量_最小应当为负并且Tpd_增量_最大应当为正，因此差值0保持为0并且不会被clip2()改变。
以下数值例子提供了可以如何应用以上逻辑的另外细节(为了便于说明，将十进制表示用于数字值)。将理解的是，数值仅仅是说明性的而非限制性的。
Tpd_实际是范围为从例如Tpd_实际_最小(Tpd_actual_min)(与慢SDATA信号相对应)到Tpd_实际_最大(Tpd_actual_max)(与快SDATA信号相对应)的温度计码。例如：
Tpd_实际_最小＝0
Tpd_实际_最大＝32
(注意：将理解的是，在sdata_边沿或sclk_信号中使用附加延迟的替代方案可以用于使实现的TD和FF单元的数量减小/最小化，同时仍符合所需定时范围。)
Tpd_想要＝16
Tpd_增量_最小＝-1(在此例子中，其应当小于0)
Tpd_增量_最大＝+2(在此例子中，其应当大于0)
当Tpd_实际为10时(例如，太慢的SDATA信号)，则clip2输出将为clip2(16-10)＝clip2(6)＝+2
在此例子中，我们具有以下各项：
总线_LD＝3
总线_LD_最小＝0(弱驱动器强度)
总线_LD_最大＝7(强驱动器强度)
则clip1输出将为clip1(3+(+2))＝clip1(5)＝5
此时，将不会发生任何总线_LD削减，并且将进行步长+2。
如果在下一个时钟周期内Tpd_实际为+12(由于较强驱动强度)，则：
clip2(16-12)＝+2
clipl(5+(+2))＝7
如果在下一个时钟周期内Tpd_实际为+15(由于甚至更强的驱动强度)，则
clip2(16-15)＝+1
clip1(7+(+1))＝7
在这种情况下，另外的驱动器强度增大由总线_LD_最大限制。
所述逻辑还实现控制环路从给定初始延时起操作的方式。所述逻辑将以对应于总线_LD_最大的最高驱动器强度开始，所述最高驱动器强度应用可能最低的SDATA延时。也就是说，在执行对确定驱动器强度(总线_LD)的第一次迭代之前，逻辑块342可以将总线_LD_最大提供为总线_LD_经适配358。这可以保证MIPI通信的正确功能。在每个sdata_边沿364的情况下，反馈环路将更新值总线_LD_经适配，直到Tpd_想要-Tpd_实际为零并且因此EMI减小的状态。
此例子中使用的逻辑的结果是总线_LD_经适配358(其将用于设置可调驱动器缓冲器的驱动器强度)朝着经由Tpd_想要设置目标值收敛。以此方式，MIPI SCLK与SDATA的转变之间的时延(TPD)被设置，同时处于给定操作性MIPI操作模式和最小化EMI的MIPI定时要求内。也就是说，逻辑块342可以将驱动器强度值确定为导致以下两项之差最小化的值：(i)定时延迟信号(Tpd_实际)；以及(ii)目标延迟信号(Tpd_想要)。
总线_LD_经适配358值被提供为输出多路复用器(MUX)346的第一MUX输入端的输入信号。总线_LD_固定(BUS_LD_FIXED)值360可选地从如图3所示的寄存器空间350提供至输出多路复用器(MUX)346的第二MUX输入端。输出多路复用器(MUX)346由en_固定(en_fixed)信号366控制，使得：(i)当en_固定信号366指示将基于接收到的反馈数据信号(sdata_fb)326更新驱动器强度值318时，总线_LD_经适配358值被提供至MUX 346的MUX输出端；或者当en_固定信号366指示将不会基于接收到的反馈数据信号(sdata_fb)326更新驱动器强度值318时，总线_LD_固定360值被提供至MUX 346的MUX输出端。总线_LD_固定值360可以被称为固定驱动器强度值，如果认为基于接收到的反馈数据信号(sdata_fb)326计算总线_LD是适当的，则所述固定驱动器强度值将被应用。MUX 346的输出信号的值被称为总线_LD_下一个(BUS_LD_NEXT)356。总线_LD_固定可以是固定默认值或者可以在任何选定时间从适当的总线_LD值复制，从而反应给定装置特性和/或C负载条件。
在时钟信号(sclk_信号)314发生转变时，总线_LD_下一个356被写入到下一个驱动器强度寄存器(寄存器_总线_LD(REGISTER_BUS_LD))352中，在此例子中，所述下一个驱动器强度寄存器被实现为D型触发器。在此例子中，使用了可选的逻辑门354，使得只有在en_适配信号348指示将基于接收到的反馈数据信号(sdata_fb)326更新驱动器强度值318时，总线_LD_下一个356才被写入到下一个驱动器强度寄存器352中。只要en_适配信号348未被断言，值总线_LD就是固定的并且不会变化。除非，在一些例子中，en_固定366被断言并且总线_LD_固定通过MIPI的操作而改变以变更驱动器强度的固定值。
以此方式，时间对准模块328被配置成基于使能信号(en_适配信号348和en_固定信号366)的状态选择性地提供驱动器强度值318，所述使能信号表示是否将更新驱动器强度值318。
下一个驱动器强度寄存器(寄存器_总线_LD)352可以类似于在MIPI RFFE规范中描述的相应寄存器。此寄存器可以包含基于电容性负载C负载的值确定SDATA缓冲器的驱动器强度的值总线_LD。如上所讨论的，当en_固定信号366被断言时，MUX 346向总线_LD_下一个356传递总线_LD_固定360，使得所述总线_LD_固定将被存储在寄存器寄存器_总线_LD352中。当en_适配信号348被断言时，在sclk信号314的每个上升沿处，总线_LD将由总线_LD_下一个356确定，所述总线_LD_下一个356进而由总线_LD_固定360(如果en_固定366被断言)或总线_LD_经适配358(如果en_固定366未被断言)确定。此后一个信号是将实际延时(Tpd_实际338)与给定的想要延时(Tpd_想要)进行比较的逻辑块342的输出。
时间对准模块328的输出信号(驱动器强度值318)是来自下一个驱动器强度寄存器(寄存器_总线_LD)352的输出信号。
由逻辑块342应用的环路活跃于适配驱动器强度(总线_LD)同时将实际信号定时与参考定时进行比较的操作可以以功耗为代价。在MIPI RFFE通信标准的总体精神下，本文所述例子可以使信号活动以及所产生的功耗和干扰减小/最小化。因此，自适应环路可以具有低功率模式，在所述低功率模式下，适配的结果在随后的通信帧内保持，并且不进行另外的适配。当en_适配信号348为低(未被断言)时，此低功率模式被设置。这是自适应SDATA缓冲器驱动强度机构的可以由本文公开的例子执行的独特特征。
时延块(TD)334可能受IC制造差距以及电源电压和温度变化的影响。因此，在此例子中，延迟链被包括为反馈环路的一部分，所述反馈环路对时延块(TD)334应用的时延进行适配，使得所述时延与sclk信号314的时钟周期具有固定关系。例如，假设使用了TD 334的32个实例，并且每个单元默认具有约0.9ns的延时。而且，假设使用了31.25MHz的时钟频率。然后，TD反馈环路被构造为使得其将把所有TD单元334调整为平均1.0ns的延迟值，使得总延迟等于时钟周期的一个周期。反馈环路还包括DLL控制器332，所述DLL控制器332可以处理来自最后一个TD块334的输出信号、sclk信号314以及sdata_边沿信号364，以便适配每个TD块334的延迟参数。这种反馈环路可以被实现为延迟锁定环路(DLL)。
DLL具有某个环路带宽，从而确定稳定到稳定受控值所需的时间。在时间对准单元328在初始启动时如何表现以及还有所述时间对准单元328在sclk_信号314的频率变化之后如何表现的设计选择中，应当将此环路带宽考虑在内。
本文所述例子中的一个或多个包括具有反馈环路的SDATA缓冲器驱动器，所述SDATA缓冲器驱动器可以将SDATA端上的实际总线负载考虑在内。SCLK信号可以用作定时参考。将SCLK的定时用作参考，可以有益地补偿SDATA缓冲器驱动器的驱动器强度的IC制造差距和电源电压以及温度敏感性。对于包括C负载的给定实际环境条件，反馈环路可以将SDATA缓冲器的驱动器强度控制为满足MIPI绝对定时要求所需的最小值，同时使EMI和信号振铃最小化/减小。
本文公开的例子可以适用于包含MIPI接口的任何产品。MIPI在像移动电话、平板计算机以及其它无线通信装置的产品中得以广泛使用。包含MIPI控制器的实例产品是RFLNA产品。
以上附图中的指令和/或流程图步骤可以以任何顺序执行，除非明确规定了特定顺序。而且，本领域技术人员将意识到，虽然已经讨论了一个实例指令集/方法，但是本说明书中的材料也可以以各种方式组合以产生其它例子并且将在本详细说明提供的上下文内进行理解。
在一些实例实施例中，上述指令集/方法步骤被实现为被具体化为一组可执行指令的功能和软件指令，所述功能和软件指令在使用所述可执行指令来编程并且受其控制的计算机或机器上实现。这种指令被加载以供在处理器(比如，一个或多个CPU)上执行。术语处理器包括微处理器、微控制器、处理器模块或子系统(包括一个或多个微处理器或微控制器)或者其它控制或计算装置。处理器可以指单个部件或多个部件。
在其它例子中，本文所示的指令集/方法以及与其相关联的数据和指令存储在对应存储装置中，所述存储装置被实现为一个或多个非暂态机器或计算机可读或计算机可用存储介质。一个或多个这种计算机可读或计算机可用存储介质被视为物品(或制品)的一部分。物品或制品可以指经制造的任何单个部件或多个部件。如本文限定的一个或多个非暂态机器或计算机可用介质排除信号，但是一个或多个这种介质可以能够接收和处理来自信号和/或其它暂态介质的信息。
本说明书中讨论的材料的实例实施例可以全部或部分地通过网络、计算机或基于数据的装置和/或服务实现。这些可以包括云、互联网、内联网、移动装置、台式计算机、处理器、查找表、微控制器、消费者设备、基础设施或者其它使能装置和服务。如本文中且在权利要求书中可以使用的，提供了以下非排他性定义。
在一个例子中，本文所讨论的一个或多个指令或步骤是自动化的。术语自动化或自动地(及其类似变化)意指在不需要人工干预、观察、努力和/或决策的情况下使用计算机和/或机械/电气装置对设备、系统和/或过程进行的受控操作。
将理解的是，被称为被耦合的任何部件可以直接或者间接耦合或连接。在间接耦合的情况下，附加部件可以定位在被称为被耦合的两个部件之间。
在本说明书中，已经就所选一组细节呈现了实例实施例。然而，本领域的普通技术人员将理解，可以实践包括这些细节的不同的所选一组的许多其它实例实施例。以下权利要求书旨在涵盖所有可能的实例实施例。

Claims (10)

1.一种数据处理电路，其特征在于，包括：
时钟输入端，被配置成接收时钟信号；
数据输出端，被配置成提供数据输出信号；
可调驱动器缓冲器，被配置成：
接收数据信号；并且
对所述数据信号应用驱动器强度值以便提供数据输出信号，其中，所述数据输出信号的电流电平基于所述驱动器强度值；以及
驱动器控制模块，包括：
时间对准模块，被配置成：
处理所述时钟信号和所述数据输出信号以便确定表示以下两项之间的时延的定时延迟信号：(i)所述时钟信号的转变；以及(ii)所述数据输出信号的转变；并且
基于所述定时延迟信号和目标延迟信号向所述可调驱动器缓冲器提供所述驱动器强度值，其中，所述驱动器强度值用于减小以下两项之差：(i)所述定时延迟信号；以及(ii)所述目标延迟信号,通过基于驱动器强度值改变数据输出信号的电流电平。
2.根据权利要求1所述的数据处理电路，其特征在于，所述时间对准模块进一步包括逻辑块，所述逻辑块被配置成基于以下各项提供所述驱动器强度值：(i)所述定时延迟信号；(ii)所述目标延迟信号；以及(iii)表示所述驱动器强度值的使用中的值的电流驱动器强度值。
3.根据权利要求2所述的数据处理电路，其特征在于，所述逻辑块被配置成将所述驱动器强度值提供为使得以下两项之差处于预定范围内：(i)所述驱动器强度值；以及(ii)所述电流驱动器强度值。
4.根据在前的任一项权利要求所述的数据处理电路，其特征在于，所述时间对准模块被配置成提供所述驱动器强度值，使得驱动器强度值处于预定范围内。
5.根据权利要求1-3中任一项所述的数据处理电路，其特征在于，所述时间对准模块被配置成将所述驱动器强度值确定为导致以下两项之差小于差阈值的最小值：(i)所述定时延迟信号；以及(ii)所述目标延迟信号。
6.根据权利要求1-3中任一项所述的数据处理电路，其特征在于，所述驱动器控制模块进一步包括：
反馈缓冲器，所述反馈缓冲器被配置成对所述数据输出信号应用电压阈值电平以便提供表示所述数据输出信号的转变的反馈数据信号；并且
所述时间对准模块被配置成处理所述时钟信号和所述反馈数据信号以便确定所述定时延迟信号。
7.根据权利要求1-3中任一项所述的数据处理电路，其特征在于，所述时间对准模块包括：
多个时延块，其中：
每个时延块都提供作为其输入信号的时延版本的输出信号；
第一时延块的输入端接收表示所述数据输出信号的转变的信号；
另外的时延块中的每一个的输入端连接至紧接着前一个时延块的输出端；并且
所述时延块的输出端提供所述定时延迟信号。
8.根据权利要求7所述的数据处理电路，其特征在于，所述多个时延块被包括为反馈环路的一部分，所述反馈环路被配置成适配所述多个时延块中的一个或多个的延迟参数，使得所述延迟参数与所述时钟信号的时钟周期具有固定关系。
9.根据权利要求8所述的数据处理电路，其特征在于，所述反馈环路被实现为延迟锁定环路并且包括DLL控制器，其中，所述DLL控制器被配置成处理(i)来自最后一个时延块的输出信号、(ii)所述时钟信号以及(iii)所述数据输出信号以便适配所述多个时延块中的所述一个或多个的所述延迟参数。
10.根据权利要求1-3中任一项所述的数据处理电路，其特征在于，所述时间对准模块进一步包括输出多路复用器，所述输出多路复用器具有：第一MUX输入端；第二MUX输入端；以及MUX输出端，其中：
所述驱动器强度值被配置成被提供至所述第一MUX输入端；
固定驱动器强度值被提供至第二MUX输入端；并且
所述MUX输出端被配置成基于使能信号的状态对所述可调驱动器缓冲器应用：(i)所述驱动器强度值；或者(ii)所述固定驱动器强度值，其中，所述使能信号表示是否将基于所述定时延迟信号更新所述驱动器强度值。
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