CN108630756A - 用于制造半导体器件的方法 - Google Patents

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陈志宏
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Abstract

提供了一种用于制造半导体器件的方法。在一个实施例中，该方法包括：执行自限制工艺以对晶片的上表面进行改性；在自限制工艺完成之后，从晶片移除经改性的上表面；以及重复执行自限制工艺并从晶片移除经改性的上表面，直到晶片的厚度减小到预定厚度为止。

Description

用于制造半导体器件的方法
技术领域
本发明实施例涉及半导体领域，更具体地涉及用于制造半导体器件的方法。
背景技术
半导体器件被用在诸如，个人计算机、蜂窝电话、数码相机、和其它电子设备之类的各种电子应用中。通常，通过以下工艺制造半导体器件：在半导体衬底上顺序沉积绝缘层或介电层、导电层、以及半导体层的材料，然后使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体行业继续通过不断地减小最小特征尺寸来提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这使得更多组件能够被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的额外问题。
发明内容
根据本发明实施例的一个方面，提供了一种用于制造半导体器件的方法，包括：执行自限制工艺以对晶片的上表面进行改性；在自限制工艺完成之后，从晶片移除经改性的上表面；以及重复执行自限制工艺并从晶片移除经改性的上表面，直到晶片的厚度减小到预定厚度为止。
根据本发明实施例的另一方面，提供了一种用于制造半导体器件的方法，包括：在衬底上形成鳍状物；在鳍状物上形成伪栅材料；氧化伪栅材料的上表面以在伪栅材料的上表面中形成氧化物层，执行氧化直到经过预定的时间量为止；在氧化伪栅材料的上表面之后，从伪栅材料移除氧化物层；图案化伪栅材料以形成伪栅极；沿伪栅极的侧面形成栅极间隔物；以及用替换栅极电介质和替换栅极电极来替换伪栅极。
根据本发明实施例的另一方面，提供了一种用于制造半导体器件的方法，包括：混合多种化学品的第一子集以产生氧化溶液；在晶片的上表面上分配氧化溶液；停止分配氧化溶液；在停止分配氧化溶液之后，混合多种化学品的第二子集以产生研磨溶液；以及在研磨晶片的上表面的同时在晶片的上表面上分配研磨溶液。
附图说明
通过结合附图阅读以下的详细描述，可以最好地理解本公开的各方面。应该注意的是，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2、图3、图4、图5、图6、和图7是根据一些实施例的制造FinFET的中间阶段的横截面图。
图8A、图8B、图8C、和图8D示出了根据一些实施例的平面化系统的各方面。
图8E示出了根据一些其它实施例的平面化系统的各方面。
图9、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、和图18B是根据一些实施例的制造FinFET的中间阶段的横截面图。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不用于限制。例如，在随后的描述中，在第二特征上或上方形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成额外的特征以使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指定所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在…之下”、“在…下面”、“下方”、“在…上面”、“上方”之类的空间相关术语来描述如附图中所示的一个元件或特征与另外(一个或多个)元件或特征的关系。这些空间相关术语除了覆盖附图中所描绘的定位之外还用于覆盖设备在使用或操作中的不同定位。装置可以以其它方式定位(旋转90度或其它定位)，并且本文中使用的空间相关描述符同样可以被相应地解释。
根据各种实施例描述了半导体器件、制造方法和工具。具体而言，将其上具有半导体衬底的晶片放置在平面化腔室中。在平面化腔室中，在第一步骤中执行自限制工艺，以转变晶片的上表面从而形成预定厚度的层或膜。该层或膜具有比晶片的下面部分的化学机械平面化(chemical-mechanical planarization，CMP)移除速率大几个数量级的CMP移除速率，并且可以被称为经改性的表面层。经改性的表面层可以是非常薄的层，并且在一些实施例中可以具有或接近单层的厚度。因此，实施例平面化技术在本文中可以被称为原子层移除(atomic layer removal，ALR)。然后，在第二步骤中执行移除工艺以移除所形成的层或膜。
在一些实施例中，用于形成经改性的表面层的自限制工艺是削弱表面层的化学驱动的氧化工艺。氧化工艺将晶片的表面转变为氧化物层或膜。可以执行氧化工艺直到晶片的表面的氧化饱和为止，例如，直到厚度基本上停止增加为止。氧化物层的厚度根据氧化工艺的性质是自限制的；换句话说，氧化工艺是自限制的，使得晶片表面的氧化速率饱和，例如，其自身基本上减慢或停止。一旦发生饱和，氧化工艺就减慢或停止。选择氧化工艺的参数(例如，氧化反应物)可以使饱和点(并且使氧化层的厚度)被控制。在一个实施例中，化学驱动的氧化工艺包括分配液体形式的氧化反应物(例如，作为氧化溶液)。例如，可以使用在CMP的移除工艺期间用来分配浆料的相同的浆料分配器在晶片上分配氧化溶液。在一些实施例中，自限制工艺包括将晶片的表面层化学结合到被引入晶片表面的分子。化学结合工艺是自限制的并且在晶片的全部或大部分表面结合物被占据时结束。可以使用各种结合化学品，例如，配体。例如，在一些实施例中，晶片的表面层可以是金属，并且可以使用螯合剂来占据晶片的表面结合物。
在执行自限制工艺以对晶片的表面层进行改性之后，执行移除工艺以移除经改性的表面层。在一个实施例中，移除工艺是机械和/或化学移除工艺。在移除期间仅可以移除经改性的表面层，并且在移除工艺中基本上不会移除其它材料。在移除工艺中不会对表面层进一步改性，例如，在形成经改性的表面层结束和移除工艺结束之间不会发生进一步的氧化或化学结合。类似地，在晶片表面的改性期间可以不执行移除。CMP移除速率受经改性的表面层的厚度的限制(该经改性的表面层的厚度受氧化或化学结合工艺的自限制)。可以重复自限制改性工艺和移除工艺，直到从晶片的表面移除期望量的材料为止。
根据一些实施例，可以通过控制自限制改性工艺的参数(诸如，氧化物反应物)来从晶片移除预定厚度的材料，并且直到自限制改性工艺已经完成饱和之后才对晶片进行抛光。这样，可以避免用于修复CMP的差异的一些技术的时间和材料成本。最后，可以避免在期望的CMP停止点使用平面化停止层，从而进一步降低了成本。
图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括衬底50上的鳍状物58。衬底50包括隔离区域56，并且鳍状物58突起在相邻的隔离区域56之间。栅极介电层92沿着鳍状物58的侧壁并且在鳍状物58的上表面上，栅极电极94在栅极介电层92上。源极/漏极区域82相对于栅极介电层92和栅极电极94被布置在鳍状物58的相对侧。图1还示出了在后面的附图中使用的参考横截面。横截面A-A横跨FinFET的沟道、栅极介电层92、和栅极电极94。横截面B-B垂直于横截面A-A并且沿着鳍状物58的纵向轴线，在例如，源极/漏极区域82之间的电流流动的方向上。为清楚起见，后续的附图涉及这些参考横截面。
本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的上下文中讨论的。在其它实施例中，可以使用前栅极工艺。而且，一些实施例考虑了在平面器件(诸如，平面FET)中使用的方面。
图2至图18B是根据一些实施例的制造FinFET的中间阶段的横截面图。图2至图7和图8C至图9示出了图1中所示的参考横截面A-A(除多个FinFET以外)。在图10A至图18B中，沿着图1中所示的参考横截面A-A示出了以“A”标示结尾的图，并且沿着类似的横截面B-B示出了以“B”标示结尾的图(除多个FinFET以外)。
在图2中，提供衬底50以形成晶片。衬底50可以是半导体衬底，例如，本体半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂物)或无掺杂的。衬底50可以是晶片，例如，硅晶片。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如，隐埋氧化物(buried oxide，BOX)层、氧化硅层等。绝缘层被提供在衬底(通常为硅或玻璃衬底)上。也可以使用其它衬底，例如，多层或梯度衬底(gradient substrate)。在一些实施例中，衬底50的半导体材料可以包括硅，锗，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体，或它们的组合。
衬底50具有第一区域50B和第二区域50C。第一区域50B可以用于形成n型器件，例如，NMOS晶体管(例如，n型FinFET)。第二区域50C可以用于形成p型器件，例如，PMOS晶体管(例如，p型FinFET)。在一些实施例中，第一区域50B和第二区域50C二者用于形成相同类型的器件，例如，这两个区域都用于n型器件或p型器件。
在图3中，在衬底50中形成鳍状物52。鳍状物52是半导体条。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍状物52。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)等、或它们的组合。蚀刻可以是各向异性的。
在图4中，在衬底50上并在相邻的鳍状物52之间形成绝缘材料54。绝缘材料54可以是氧化物(例如，氧化硅)、氮化物等、或它们的组合，并且可以通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、可流动CVD(flowable CVD，FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积和后固化以使其转变为另一种材料，如氧化物)等、或它们的组合来形成。可以使用由任何可接受的工艺形成的其它绝缘材料。在所示出的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，即可以执行退火工艺。在一个实施例中，绝缘材料54被形成为使得多余的绝缘材料54覆盖鳍状物52。
在图5中，在绝缘材料54上执行平面化工艺。平面化工艺使得鳍状物52暴露出来。在平面化工艺完成之后，鳍状物52和绝缘材料54的上表面是平齐的。
在图6中，在绝缘材料54中制造凹陷以形成浅沟槽隔离(Shallow TrenchIsolation，STI)区域56。在绝缘材料54中制造凹陷，使得第一区域50B中的鳍状物58和第二区域50C中的鳍状物58从相邻的STI区域56之间突起。此外，STI区域56的上表面可以具有如图所示的平坦表面、凸表面、凹表面、或它们的组合。STI区域56的上表面可以通过适当的蚀刻形成为平坦的、凸起的、和/或凹陷的。可以使用可接受的蚀刻工艺(例如，对绝缘材料54的材料有选择性的蚀刻工艺)来在STI区域56中制造凹陷。
此外，在图6中，可以在鳍状物58、鳍状物52、和/或衬底50中形成合适的阱(未示出)。在一些实施例中，可以在第一区域50B中形成P阱，并且可以在第二区域50C中形成N阱。在一些实施例中，在第一区域50B和第二区域50C二者中形成P阱或N阱。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其它掩模(未示出)来实现第一区域50B和第二区域50C的不同注入步骤，其中每个区域在杂质被注入到另一区域的同时被掩蔽。在第一区域50B和第二区域50C的注入之后，可以执行退火以激活所注入的p型和/或n型掺杂。
在图7中，在鳍状物58上形成伪介电层60。因为各种实施例允许避免对平面化停止层的使用，所以伪介电层60可以物理接触鳍状物58。伪介电层60可以是例如，氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来沉积或热生长。伪栅极层62形成在伪介电层60上。伪栅极层62可以是导电材料并且可以从包括多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、和金属的组中选择。在一个实施例中，非晶硅被沉积并重结晶以产生多晶硅。伪栅极层62可以通过物理气相沉积(physicalvapor deposition，PVD)、CVD、溅射沉积、或本领域已知的用于沉积导电材料的其它技术来沉积。伪栅极层62可以由对于隔离区域的蚀刻具有高蚀刻选择性的其它材料制成。伪栅极层62可以沉积在伪介电层60上，然后可以通过例如，CMP来平面化。在一个实施例中，用于对伪栅极层62进行平面化的平面化工艺是使用平面化系统200执行的ALR工艺。
图8A、图8B、图8C、和图8D示出了可以用于对伪栅极层62进行平面化的自限制平面化工艺。图8A、图8B、图8C、和图8D示出了根据一些实施例的在使用平面化系统200的自限制平面化工艺中对伪栅极层62的平面化。图8A和图8B示出了平面化系统200的各方面。图8C和图8D是使用平面化系统200制造FinFET的中间阶段的横截面图。在图8C中，执行自限制工艺以将伪栅极层62的上表面转变为经改性的表面层62S。在图8D中，执行移除工艺以从伪栅极层62移除经改性的表面层62S。重复该工艺，直到预定量的材料被移除为止。在图8A、图8B、图8C、和图8D所示的实施例中，自限制工艺是利用氧化溶液执行的氧化工艺，其通过削弱伪栅极层62的表面来形成经改性的表面层62S。在其它实施例中，可以使用用于将晶片的表面层化学结合到配体的工艺来形成经改性的层或膜。
图8A和图8B示出了平面化系统200。在操作期间，将衬底50放置在晶片载体201上。执行自限制工艺以在伪栅极层62的上表面中形成经改性的表面层62S。一旦形成经改性的表面层62S，即可以使用压板203来研磨衬底50，从而移除经改性的表面层62S。在移除期间，可以通过浆料分配器205分配CMP浆料207。CMP浆料207可以是包括研磨剂和/或蚀刻化学品但不包括氧化性化学品的浆料。压板203可以包括抛光垫，并且用作CMP浆料207中的研磨剂的载体。
作为自限制工艺的一部分，平面化系统200接收来自一个或多个氧化反应物输送系统211的氧化反应物。在一个实施例中，氧化反应物输送系统211可以彼此协同工作以供应各种不同的氧化反应物来形成在平面化腔室219中分配的氧化溶液，其中衬底50放置在晶片载体201上。氧化反应物输送系统211可以分别具有彼此相似的物理组件。
氧化反应物输送系统211可以分别包括化学品供应源(chemical supply)221和流控制器223。每个氧化反应物输送系统211的化学品供应源221可以供应相应的氧化反应物来形成在平面化腔室219中分配的氧化溶液。每个化学品供应源221可以是容器，例如，液体或气体存储罐，其位于平面化腔室219本地或者可以位于远离平面化腔室219的位置。替代地，每个化学品供应源221可以是独立准备氧化反应物并将氧化反应物输送到流控制器223的设施。氧化反应物的任何合适的来源都可以用作化学品供应源221，并且希望将所有这样的来源完全包括在实施例的范围内。流控制器223可以是例如，比例阀、调节阀、针形阀、压力调节器、质量流量控制器、它们的组合等。然而，可以使用用于控制和调节流量的任何合适的方法，并且希望将所有这样的组件和方法完全包括在实施例的范围内。
平面化腔室219可以接收期望的氧化溶液并且将衬底50的表面暴露于氧化溶液。平面化腔室219可以为适于分配氧化溶液并使氧化溶液与伪栅极层62接触的任何期望的形状。在所示出的实施例中，平面化腔室219具有圆柱形侧壁和底部。然而，平面化腔室219不限于圆柱形，并且可以使用任何其它合适的形状，例如，空心方管、八角形等。此外，平面化腔室219可以被由对氧化溶液惰性的材料制成的壳体233包围。这样，尽管壳体233可以是能够承受平面化工艺中涉及的化学作用的任何合适的材料，但是在一个实施例中，壳体233可以是钢、不锈钢、镍、铝、这些材料的合金、这些材料的组合等，并且可以覆盖有塑料罩。在一些实施例中，壳体233的金属部分涂覆有聚合物。
平面化腔室219还可以具有用于将液体和气体排出平面化腔室219的出口237。泵239可以连接到平面化腔室219的出口237，以帮助排空工艺材料。在控制单元227的控制下，泵239还可以用于从平面化腔室219中排出氧化溶液，以准备引入下一种氧化溶液。在一些实施例中，可以用分离操作来清除氧化溶液。例如，可以将氧化溶液分离，可以用水清洗衬底50，然后可以将水分离。废水和氧化溶液可以通过出口237排出。
在图8C中，在平面化的第一步骤中执行自限制氧化工艺，从而氧化衬底50的表面，使得伪栅极层62的一些表面转变为经改性的表面层62S。在图8A中，经改性的表面层62S是伪栅极层62的氧化物，并且通过增加伪栅极层62的上表面的氧浓度形成。
通过在伪栅极层62的表面上分配氧化溶液来执行自限制氧化工艺。在一些实施例中，氧化溶液由包括水和H2O2的氧化反应物形成。H2O2可以被稀释为浓度约为5％的氧化溶液。在一些实施例中，氧化溶液是臭氧水，例如，臭氧已经溶解于其中的水。氧化溶液可以由包括水和臭氧的氧化反应物形成，并且臭氧可以溶解在水中，使得臭氧浓度为大约30ppm。在一些实施例中，氧化溶液包括Fe(NO3)3(例如，硝酸铁)。氧化反应物输送系统211将氧化反应物供应给流控制器223。流控制器223可以用于控制氧化反应物流向氧化反应物控制器224，并最终经由浆料分配器205流向平面化腔室219。一个或多个氧化反应物输送系统211可以将它们各自的氧化反应物供应到氧化反应物控制器224中。氧化反应物控制器224将相应的氧化反应物输送系统连接到平面化腔室219并且将相应的氧化反应物输送系统与平面化腔室219隔离，以便将期望的氧化反应物输送到浆料分配器205。氧化反应物控制器224可以包括诸如，阀、流量计、传感器等的设备以控制每种氧化反应物的输送速率，并且可以由从控制单元227接收到的指令控制(下面参照图8B进一步描述)。氧化反应物控制器224在接收到来自控制单元227的指令时可以打开和关闭阀，以将氧化反应物输送系统211中的一个或多个连接到平面化腔室219，从而将期望的氧化溶液引导通过浆料分配器205。氧化溶液可以由氧化反应物控制器224以约20sccm至约300sccm(例如，约100sccm)的流速率输送。因此，可以将期望的氧化溶液施加到衬底50。在一个实施例中，在执行CMP的移除方面(例如，研磨)之前，将氧化溶液施加到衬底50。
可以执行自限制氧化物工艺，直到伪栅极层62的氧化饱和为止，例如，直到经改性的表面层62S的形成速率实质上减小或停止为止。例如，在经过预定的时间量(例如，约1秒至约30秒，如约3秒)之后，可能发生饱和。例如，在形成预定厚度T1(例如，约至约的厚度，如约)的经改性的表面层62S之后，也可能发生饱和。在一个实施例中，厚度T1与单层一样小。如上所述，图8C所示的氧化物工艺是在将机械力施加到伪栅极层62之前执行的。在自限制氧化物工艺完成之后，并且在移除经改性的表面层62S之前，可以用清洗和分离操作来移除氧化溶液，如上所述。
在图8D中，一旦停止输送氧化溶液，即在平面化的第二步骤中执行移除工艺，从而从伪栅极层62的上表面移除经改性的表面层62S。移除工艺可以包括用压板203研磨伪栅极层62。压板203可以被例如，可旋转地施加到衬底50，以便机械地研磨和移除经改性的表面层62S。在移除工艺期间，伪栅极层62基本上不会发生进一步的氧化。这样，在移除期间，经改性的表面层62S的厚度不会增加。可以对压板203施加与氧化物CMP相同量的向下的压力和旋转速度。例如，可以对压板203施加约2psi的向下的压力，并且可以使压板203以约100RPM的速度旋转。
为了帮助移除工艺，可以通过浆料分配器205将CMP浆料207额外地添加到压板203的研磨工艺中。CMP浆料207可以由一个或多个浆料输送系统213提供。浆料输送系统213提供被混合以产生CMP浆料207的各种化学成分。例如，浆料输送系统213可以提供蚀刻剂、研磨剂等以产生研磨溶液。CMP浆料207可以不同于通过浆料分配器205输送到伪栅极层62的氧化溶液。CMP浆料207还可以包括速率抑制剂。速率抑制剂可以保护经改性的表面层62S下面的材料。速率抑制剂增加了经改性的表面层62S和下层材料(例如，伪栅极层62的未改性部分)之间的移除速率差，并且速率抑制剂的选择取决于被改变的材料。在一个实施例中，CMP浆料207可以包括研磨剂，例如，二氧化硅、氧化铝、和二氧化铈，其将与压板203一起工作以研磨并移除氧化物层。如上所述，因为在移除工艺期间基本上不会发生伪栅极层62的氧化，所以CMP浆料207可以基本上不含氧化剂。在移除氧化层之后，伪栅极层62的厚度可以减小厚度T1。在一些实施例中，可以不将CMP浆料207添加到研磨工艺中。经改性的表面层62S可以足够弱，以使与压板203的机械接触足以移除经改性的表面层62S。
一旦从衬底50移除氧化物层，即可以用清洗和分离操作排空平面化腔室219，如上所述。然后，可以重复氧化物形成和移除步骤，在每次移除之间进行清除，直到从伪栅极层62的上表面移除期望量的材料为止。
尽管以上关于图8A、图8B、图8C、和图8D讨论的平面化工艺使用自限制氧化工艺和氧化溶液，但是其它实施例可以通过其它手段形成经改性的表面层62S。在一些实施例中，可以通过用喷头将诸如O3之类的气体分配在衬底50上来完成氧化。在一些实施例中，可以使用化学结合工艺来引入占据衬底50的表面分子的配体或螯合剂，从而形成可以通过机械工艺移除的经改性的表面层。
在自限制工艺是化学结合工艺的实施例中，在衬底50上分配液体形式的配体。在这样的实施例中，配体占据晶片或衬底50的上表面的表面结合物。配体结合到表面，对表面进行改性，从而形成经改性的表面层62S。配体可以以与氧化溶液类似的方式分配，例如，通过浆料分配器205来分配。配体可以由构成CMP浆料207(例如，由浆料输送系统213输送的浆料)的各种化学成分中的一些化学成分形成。在这样的实施例中，可以将CMP浆料207作为单独的化学成分而不是预混合的浆料提供给平面化工艺，并且配体可以从这些化学成分中选择并且以在自限制工艺期间结合到晶片表面的脉冲进行分配。可以调整或选择各种化学成分以调整晶片表面被改性的量。
此外，尽管以上参考图8A、图8B、图8C、和图8D讨论的平面化工艺被描述为在同一平面化腔室219中执行氧化和移除的多个脉冲或循环，但是应当理解的是，可以使用一个以上平面化腔室219。例如，可以使用两个平面化腔室219，其中，第一平面化腔室219用于将氧化溶液分配在衬底50上以形成经改性的表面层62S，第二平面化腔室219用于移除经改性的表面层62S。
图8B示出了可以用于控制氧化反应物控制器224和泵239(如图8A所示)的控制单元227的实施例。控制单元227的控制信号用虚线示出。控制单元227可以是可以在用于控制处理机器的工业设置中使用的任何形式的计算机处理器。在一个实施例中，控制单元227包括处理单元251，例如，台式计算机、工作站、膝上型计算机、或为特定应用定制的专用单元。控制单元227可以配备有显示器253和一个或多个输入/输出组件255，例如，指令输出组件、传感器输入组件、鼠标、键盘、打印机、这些组件的组合等。处理单元251可以包括连接到总线267的中央处理单元(CPU)257、存储器259、大容量存储设备261、视频适配器263、和I/O接口265。
总线267可以是包括存储器总线或存储器控制器、外围总线、或视频总线的任何类型的多种总线架构中的一种或多种。CPU 257可以包括任何类型的电子数据处理器，并且存储器259可以包括任何类型的系统存储器，例如，静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、或只读存储器(ROM)。大容量存储设备261可以包括被配置为存储数据、程序、和其它信息并且使得数据、程序、和其它信息可以经由总线267访问的任何类型的存储设备。大容量存储设备261可以包括例如，硬盘驱动器、磁盘驱动器、或光盘驱动器中的一个或多个。
视频适配器263和I/O接口265提供接口以将外部输入和输出设备耦合到处理单元251。如图8B所示，输入和输出设备的示例包括耦合到视频适配器263的显示器253以及耦合到I/O接口265的I/O组件255，例如，鼠标、键盘、打印机等。其它设备可以耦合到处理单元251，并且可以使用额外的或更少的接口卡。例如，可以使用串行接口卡(未示出)来为打印机提供串行接口。处理单元251还可以包括网络接口269，网络接口269可以是到局域网(LAN)或广域网(WAN)271的有线链路和/或无线链路。
应该注意的是，控制单元227可以包括其它组件。例如，控制单元227可以包括电源、电缆、母板、可移动存储介质、外壳等。尽管图8B中未示出这些其它组件，但是它们被认为是控制单元227的一部分。
尽管平面化系统200被示出为用于对伪栅极层62进行平面化，但是应当理解的是，可以利用平面化系统200执行ALR来对各种各样的材料进行平面化。例如，在对电介质进行平面化(例如，对绝缘材料54进行平面化)的实施例中，可以使用ALR并且自限制工艺可以是化学结合工艺。
此外，尽管平面化系统200被示出为轨道抛光平面化系统，但是应该理解的是，实施例可以应用于其它类型的平面化系统。例如，图8E示出了根据一些其它实施例的平面化系统200的各方面。在图8E的实施例中，晶片载体201是抛光头，衬底50固定在抛光头中，使得其以向下方向朝向压板203。旋转其上具有压板203的卡盘301。晶片载体201使衬底50旋转并且提供向下的力，从而在衬底50和压板203(包括抛光垫)旋转时使衬底50挤压压板203。通过浆料分配器205将CMP浆料207分配在压板203上。在操作期间，垫调节器303扫过压板203以增加抛光垫的表面粗糙度并移除所使用的CMP浆料207。垫调节器303可以是例如，涂覆有诸如，镀镍金刚石磨粒、钻石膜等的研磨剂的不锈钢板。臂305在操作期间固定和移动垫调节器303。在图8E所示的实施例中，可以通过利用浆料分配器205将氧化溶液分配到压板203上来执行自限制工艺。当晶片载体201(例如，抛光头)没有施加向下的力时，衬底50可以暴露于压板203上的氧化溶液。在一些实施例中，抛光头和卡盘301在自限制工艺期间可以不旋转。在自限制工艺完成之后，从衬底50清除氧化溶液。然后，分配CMP浆料207并且通过旋转抛光头和卡盘301同时向抛光头施加向下的力来抛光衬底50。
在图9中，在伪栅极层62上形成掩模层64。掩模层64可以沉积在伪栅极层62上。掩模层64可以包括例如，SiN、SiON等。在所示出的示例中，在第一区域50B和第二区域50C上形成单个伪栅极层62和单个掩模层64。在一些实施例中，单独的伪栅极层可以形成在第一区域50B和第二区域50C中，并且单独的掩模层可以形成在第一区域50B和第二区域50C中。
在图10A和图10B中，可以使用可接受的光刻和蚀刻技术来对掩模层64进行图案化以形成掩模74。掩模74的图案然后可以通过可接受的蚀刻技术被转移到伪栅极层62和伪介电层60以形成伪栅极72。伪栅极72覆盖鳍状物58的相应沟道区域。伪栅极72还可以具有基本上垂直于各个外延鳍状物的长度方向的长度方向。
此外，在图10A和10B中，可以在伪栅极72、掩模74、和/或鳍状物58的暴露表面上形成栅极密封间隔物80。跟随有各向异性蚀刻的热氧化或沉积可以形成栅极密封间隔物80。在形成栅极密封间隔物80之后，可以执行用于轻掺杂的源极/漏极(LDD)区域81的注入。退火可以用于激活所注入的杂质。
在图11A和图11B中，在鳍状物58中形成外延源极/漏极区域82。在鳍状物58中形成外延源极/漏极区域82，使得每个伪栅极72被布置在外延源极/漏极区域82的相应相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍状物52中。外延源极/漏极区域82可以通过以下工艺形成：掩蔽第一区域50B、使鳍状物58在第二区域50C中凹陷、在凹槽中外延地生长外延源极/漏极区域82、然后移除掩模。可以掩蔽第二区域50C，并且针对第一区域50B重复该工艺。
在图12A和图12B中，在沿着伪栅极72和掩模74的侧壁的栅极密封间隔物80上形成栅极间隔物86。栅极间隔物86可以通过共形地沉积材料并随后各向异性地蚀刻该材料来形成。栅极间隔物86的材料可以是氮化硅、SiCN、它们的组合等。
类似于先前讨论的用于形成轻掺杂的源极/漏极区域的工艺，可以向外延源极/漏极区域82和/或外延鳍状物注入掺杂物以形成源极/漏极区域，随后进行退火。源极/漏极区域可以具有介于约1019cm-3与约1021cm-3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是之前讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间原位掺杂。
在图13A和13B中，在衬底50上沉积层间电解质(Inter Layer Dielectric，ILD)88。ILD 88可以由介电材料形成，并且可以通过任何合适的方法(例如，CVD、等离子体增强CVD(plasma-enhanced CVD，PECVD)、或FCVD)来沉积。介电材料可以包括磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-Silicate Glass，BSG)、硼掺杂的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、无掺杂的硅酸盐玻璃(undoped Silicate Glass，USG)等。可以使用由任何可接受的工艺形成的其它绝缘或半导体材料。
在图14A和图14B中，可以执行诸如CMP之类的平面化工艺，以使ILD 88的上表面与伪栅极72的上表面平齐。在一个实施例中，平面化工艺是使用平面化系统200执行的ALR工艺。平面化工艺还可以移除伪栅极72上的掩模74、以及栅极密封间隔物80和栅极间隔物86沿着掩模74的侧壁的部分。在平面化工艺之后，伪栅极72、栅极密封间隔物80、栅极间隔物86、和ILD 88的上表面平齐。相应地，伪栅极72的上表面通过ILD 88暴露。
在图15A和图15B中，在(一个或多个)蚀刻步骤中移除栅极密封间隔物80、伪栅极72的暴露部分、以及直接位于暴露的伪栅极72下方的伪介电层60的部分，以形成凹槽90。在一些实施例中，通过各向异性干法刻蚀工艺来移除伪栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该工艺选择性地蚀刻伪栅极72而不蚀刻ILD88或栅极间隔物86。每个凹槽90暴露相应的鳍状物58的沟道区域。每个沟道区域被布置在外延源极/漏极区域82的相邻对之间。在移除期间，当蚀刻伪栅极72时，伪介电层60可以用作蚀刻停止层。然后，可以在移除伪栅极72之后，移除伪介电层60和栅极密封间隔物80。
在图16A和图16B中，形成用于替换栅极的栅极介电层92和栅极电极94。栅极介电层92共形地沉积在凹槽90中，例如，共形地沉积在鳍状物58的上表面和侧壁上、栅极间隔物86的侧壁上、以及ILD 88的上表面上。根据一些实施例，栅极介电层92是氧化硅、氮化硅、或其多层。在一些实施例中，栅极介电层92是高k介电材料，并且在这些实施例中，栅极介电层92可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐或金属氧化物、及它们的组合。栅极介电层92的形成方法可以包括分子束沉积(Molecular-BeamDeposition，MBD)、ALD、PECVD等。
栅极电极94分别沉积在栅极介电层92上，并且填充凹槽90的其余部分。栅极电极94可以是含金属的材料，例如，TiN、TaN、TaC、Co、W、Ru、Al、它们的组合、或它们的多层。在填充栅极电极94之后，可以执行诸如CMP之类的平面化工艺，以移除栅极电极94的材料和栅极介电层92的多余部分，该多余部分位于ILD 88的上表面上。在一个实施例中，平面化工艺是使用平面化系统200执行的ALR工艺。栅极介电层92和栅极电极94的材料的剩余部分因此形成所产生的FinFET的替换栅极。栅极电极94和栅极介电层92可以被统称为“栅极”或“栅极叠层”。
第一区域50B和第二区域50C中的栅极介电层92的形成可以同时发生，使得每个区域中的栅极介电层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极介电层92可以通过不同的工艺形成，使得栅极介电层92可以是不同的材料，并且每个区域中的栅极电极94可以通过不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图17A和图17B中，在ILD 88上沉积ILD 108。在一个实施例中，ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，ILD 108由诸如，PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如，CVD和PECVD之类的任何合适的方法来沉积。因为各种实施例允许避免对平面化停止层的使用，所以ILD 108可以物理接触ILD 88。
在图18A和图18B中，通过ILD 108和ILD 88形成触点110和112。通过ILD 108和ILD88形成触点110和112的开口。这些开口可以全部同时在同一工艺中形成，或在单独的工艺中形成。开口可以使用可接受的光刻和蚀刻技术来形成。诸如扩散阻挡层、粘合层等的衬里和导电材料形成在开口中。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以执行诸如CMP之类的平面化工艺，以从ILD 108的表面移除多余的材料。在一个实施例中，平面化工艺是使用平面化系统200执行的ALR工艺。剩余的衬里和导电材料形成开口中的触点110和112。可以执行退火工艺以在外延源极/漏极区域82与触点112之间的界面处形成硅化物。触点110物理地且电性地连接到栅极电极94，并且触点112物理地且电性地连接到外延源极/漏极区域82。
实施例可以实现优点。氧化晶片的表面(例如，伪栅极层62)可以允许在平面化期间采用自限制工艺。这样，可以控制通过平面化移除的材料的厚度，从而可以在不使用停止层的情况下移除预定量的材料。此外，可以避免与用于修复平面化速率的差异的一些技术相关联的时间和材料成本。
在一个实施例中，一种用于制造半导体器件的方法包括：执行自限制工艺以对晶片的上表面进行改性；在自限制工艺完成之后，从晶片移除经改性的上表面；以及重复执行自限制工艺并从晶片移除经改性的上表面，直到晶片的厚度减小到预定厚度为止。
在一些实施例中，自限制工艺占据晶片的上表面与配体分子的表面结合物。在一些实施例中，自限制工艺是氧化工艺。在一些实施例中，氧化工艺包括将晶片的上表面暴露于O3。在一些实施例中，O3是利用浆料分配器分配的。在一些实施例中，氧化工艺包括在晶片的上表面上分配氧化溶液，该氧化溶液包括H2O2或Fe(NO3)3。在一些实施例中，H2O2是利用浆料分配器分配的。在一些实施例中，在从晶片移除经改性的上表面期间，利用浆料分配器在晶片上分配浆料。在一些实施例中，将多种化学品连接到浆料分配器，并且分配H2O2包括选择化学品中的一种或多种化学品并利用浆料分配器来分配所选择的化学品。在一些实施例中，在从晶片移除经改性的上表面期间不执行对晶片的上表面的进一步改性。
在一个实施例中，一种用于制造半导体器件的方法包括：在衬底上形成鳍状物；在鳍状物上方形成伪栅材料；氧化伪栅材料的上表面以在伪栅材料的上表面中形成氧化物层，执行氧化直到经过预定的时间量为止；在氧化伪栅材料的上表面之后，从伪栅材料移除氧化物层；对伪栅材料进行图案化以形成伪栅极；沿伪栅极的侧面形成栅极间隔物；以及用替换栅极电介质和替换栅极电极来替换伪栅极。
在一些实施例中，通过自限制工艺来氧化伪栅材料的上表面，并且在移除氧化物层期间基本上不执行对伪栅材料的氧化。在一些实施例中，持续氧化伪栅材料的上表面达约1秒至30秒的时间长度。在一些实施例中，执行对伪栅材料的上表面的氧化，直到氧化物层的厚度为约至为止。在一些实施例中，从伪栅材料移除氧化物层包括：在伪栅材料的上表面上分配浆料；以及在分配浆料的同时研磨伪栅材料的上表面。在一些实施例中，通过浆料分配器来分配浆料，并且氧化伪栅材料的上表面包括利用浆料分配器来分配H2O2。
在一个实施例中，一种用于制造半导体器件的方法包括：混合多种化学品的第一子集以产生氧化溶液；在晶片的上表面上分配氧化溶液；停止分配氧化溶液；在停止分配氧化溶液之后，混合多种化学品的第二子集以产生研磨溶液；以及在研磨晶片的上表面的同时在晶片的上表面上分配研磨溶液。
在一些实施例中，氧化溶液将晶片的上表面转变为氧化层，并且在氧化物层的厚度停止增加之后停止分配氧化溶液。在一些实施例中，该方法还包括：在混合多种化学品的第二子集以产生研磨溶液之前，从晶片的上表面清洗氧化溶液。在一些实施例中，研磨溶液包括二氧化硅、氧化铝、或二氧化铈中的一种或多种，研磨溶液还包括速率抑制剂，并且研磨溶液不含氧化反应物。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解的是，他们可以容易地使用本公开作为设计或修改用于执行相同目的和/或实现本文介绍的实施例的相同优点的其它工艺和结构的基础。本领域技术人员还应该认识到，这样的等同构造未脱离本公开的精神和范围，并且其可以在不脱离本公开的精神和范围的情况下做出各种改变、替换、和变更。

Claims (1)

1.一种用于制造半导体器件的方法，包括：
执行自限制工艺以对晶片的上表面进行改性；
在所述自限制工艺完成之后，从所述晶片移除经改性的上表面；以及
重复执行所述自限制工艺并从所述晶片移除所述经改性的上表面，直到所述晶片的厚度减小到预定厚度为止。
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