CN108574556B - 一种Polar码的速率匹配方法及装置 - Google Patents
一种Polar码的速率匹配方法及装置 Download PDFInfo
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Abstract
本申请公开了一种Polar码的速率匹配方法及装置，该方法包括：采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；对所述母码码字进行比特逆序交织，得到第一编码比特序列；将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；从而有效提高Polar码速率匹配的性能。
Description
技术领域
本发明涉及通信技术领域，特别涉及一种Polar码的速率匹配方法及装置。
背景技术
通信系统通常采用信道编码提高数据传输的可靠性，保证通信的质量。Polar码是可以取得香农容量且具有低编译码复杂度的编码方式。Polar码一种线性块码，其生成矩阵为FN,其编码过程为
其中
是一个二进制的行矢量，长度为N(即码长)；FN是一个N×N的矩阵，且
这里
定义为log2N个矩阵F2的克罗内克(Kronecker)乘积。以上涉及的加法、乘法操作均为二进制伽罗华域(Galois Field)上的加法、乘法操作。
从Polar码的编码原理可以看出，Polar码的特点是编码后的长度为2的整数次幂，而实际通信中要求码长可以根据调制与编码策略(英文：Modulation and Coding Scheme，MCS)表实现灵活配置。因此，需要通过速率匹配技术实现码长的灵活可变。
综上，目前亟需一种Polar码的速率匹配方法，用以提高Polar码速率匹配的性能。
发明内容
本申请提供一种Polar码的速率匹配方法及装置，用以提高Polar码速率匹配的性能。
第一方面，本申请提供一种Polar码的速率匹配方法，包括：
采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
对所述母码码字进行比特逆序交织，得到第一编码比特序列；
将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；
按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
如此，本申请通过对母码码字进行比特逆序交织，并将比特逆序交织后的编码比特序列存储于循环缓存中，进而基于循环缓存的存储方式按照预定的顺序读取循环缓存，得到速率匹配后的输出序列，有效提高了速率匹配的性能。
可选地，将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中，包括：
将所述第二编码比特序列和所述第三编码比特序列从所述循环缓存中的第一位置开始分别按照第一方向和第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的最后一个比特在第二位置相邻，所述第一方向和第二方向为相反的方向。
可选地，所述按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，包括：
若速率匹配采用打孔的方式，则从所述第一位置开始，沿所述第一方向跳过
位比特序列，沿第二方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第二位置开始，沿第二方向跳过
位比特序列，沿第一方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，从所述第一位置开始，依次沿所述第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
可选地，所述按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，包括：
若速率匹配采用打孔的方式，则从所述第二位置开始，依次沿第一方向、第二方向交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列。
若速率匹配采用缩短的方式，则从所述第一位置开始，依次沿第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
若速率匹配采用重复的方式，从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第一位置开始，依次沿所述第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
可选地，将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中，包括：
将所述第二编码比特序列和所述第三编码比特序列从所述循环缓存中的第三位置开始按照第一方向或第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的第一个比特在第四位置相邻，所述第一方向和第二方向为相反的方向。
可选地，所述按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，包括：
若速率匹配采用打孔的方式，则从所述第三位置开始，沿所述第一方向跳过
位比特序列，从所述第四位置开始，沿所述第一方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第三位置开始，沿所述第二方向跳过
位比特序列，从所述第四位置开始，沿第二方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第三位置开始，沿所述第一方向，从所述第四位置开始，沿所述第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
可选地，所述按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，包括：
若速率匹配采用打孔的方式，则从所述第三位置开始沿第二方向，从所述第四位置开始沿第二方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第三位置开始沿第一方向，从所述第四位置开始沿第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第三位置开始，沿所述第一方向，从所述第四位置开始，沿所述第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
可选地，将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中，包括：
将所述第二编码比特序列和所述第三编码比特序列从第五位置开始，按照第一方向相互间隔存储于所述循环缓存中，其中，所述第二编码比特序列的第一个比特与所述第三编码比特序列的最后一个比特在第五位置相邻。
可选地，所述按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，包括：
若速率匹配采用打孔的方式，则从所述第五位置开始，沿第一方向跳过P位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第五位置开始，沿第二方向跳过S位比特序列，当S为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；所述第一方向和第二方向为相反的方向；其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向或第二方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
可选地，所述按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，包括：
若速率匹配采用打孔的方式，则从所述第五位置开始，沿第二方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第五位置开始，沿第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向或第二方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
第二方面，本申请提供一种Polar码的速率匹配装置，所述装置包括：
Polar编码单元，用于采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
交织单元，用于对所述母码码字进行比特逆序交织，得到第一编码比特序列；
存储单元，用于将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；
读取单元，用于按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
可选地，所述存储单元具体用于：将所述第二编码比特序列和所述第三编码比特序列从所述循环缓存中的第一位置开始分别按照第一方向和第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的最后一个比特在第二位置相邻，所述第一方向和第二方向为相反的方向。
可选地，所述读取单元具体用于：
若速率匹配采用打孔的方式，则从所述第一位置开始，沿所述第一方向跳过
位比特序列，沿第二方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第二位置开始，沿第二方向跳过
位比特序列，沿第一方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第一位置开始，依次沿所述第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
可选地，所述读取单元具体用于：
若速率匹配采用打孔的方式，则从所述第二位置开始，依次沿第一方向、第二方向交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第一位置开始，依次沿第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第一位置开始，依次沿所述第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
可选地，所述存储单元具体用于：
将所述第二编码比特序列和所述第三编码比特序列从所述循环缓存中的第三位置开始按照第一方向或第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的第一个比特在第四位置相邻，所述第一方向和第二方向为相反的方向。
可选地，所述读取单元具体用于：
若速率匹配采用打孔的方式，则从所述第三位置开始，沿所述第一方向跳过
位比特序列，从所述第四位置开始，沿所述第一方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第三位置开始，沿所述第二方向跳过
位比特序列，从所述第四位置开始，沿第二方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第三位置开始，沿所述第一方向，从所述第四位置开始，沿所述第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
可选地，所述读取单元具体用于：
若速率匹配采用打孔的方式，则从所述第三位置开始沿第二方向，从所述第四位置开始沿第二方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第三位置开始沿第一方向，从所述第四位置开始沿第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第三位置开始，沿所述第一方向，从所述第四位置开始，沿所述第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
可选地，所述存储单元具体用于：
将所述第二编码比特序列和所述第三编码比特序列从第五位置开始，按照第一方向相互间隔存储于所述循环缓存中，其中，所述第二编码比特序列的第一个比特与所述第三编码比特序列的最后一个比特在第五位置相邻。
可选地，所述读取单元具体用于：
若速率匹配采用打孔的方式，则从所述第五位置开始，沿第一方向跳过P位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第五位置开始，沿第二方向跳过S位比特序列，当S为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；所述第一方向和第二方向为相反的方向，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向或第二方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
可选地，所述读取单元具体用于：
若速率匹配采用打孔的方式，则从所述第五位置开始，沿第二方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第五位置开始，沿第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向或第二方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
第三方面，本申请提供一种Polar码的速率匹配装置，所述装置包括：
存储器，用于存储程序；
处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；对所述母码码字进行比特逆序交织，得到第一编码比特序列；将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
第三方面，本申请提供一种Polar码的速率匹配装置，所述装置包括：
至少一个输入端，用于输入信息比特序列；
信号处理器，用于采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；对所述母码码字进行比特逆序交织，得到第一编码比特序列；将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
至少一个输出端，用于输出信号处理器得到的输出序列。
本申请的又一方面提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述各方面或各种可能的实现方式所述的编码方法或译码方法。
本申请的又一方面提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述各方面或各种可能的实现方式所述的编码方法或译码方法。
本申请的又一方面提供了一种计算机程序，当其在计算机上运行时，使得计算机执行上述各方面或各种可能的实现方式所述的编码方法或译码方法。
本申请中，采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；对所述母码码字进行比特逆序交织，得到第一编码比特序列；将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。本申请通过对母码码字进行比特逆序交织，并将比特逆序交织后的编码比特序列存储于循环缓存中，进而基于循环缓存的存储方式按照预定的顺序读取循环缓存，得到速率匹配后的输出序列，有效提高了速率匹配的性能。
附图说明
图1为本申请适用的一种系统架构示意图；
图2为信道编码在通信链路中的位置示意图；
图3为现有技术中的信道编码和速率匹配过程示意图；
图4为本申请实施例一提供的一种Polar码的速率匹配方法所对应的流程示意图；
图5为本申请中Polar码编码框图；
图6为对母码码字进行交织的示意图；
图7A为本申请实施例二中的循环缓存示意图；
图7B为本申请实施例三中的循环缓存示意图；
图7C为本申请实施例四中的一种循环缓存示意图；
图7D为本申请实施例四中的另一种循环缓存示意图；
图8为本申请中的解速率匹配过程示意图；
图9为采用现有技术中的方案和采用本发明方案的效果对比图；
图10为本申请实施例六提供的一种Polar码的速率匹配装置的结构示意图；
图11为本申请实施例七提供的一种Polar码的速率匹配装置的结构示意图；
图12为本申请实施例八提供的一种Polar码的速率匹配装置的结构示意图。
具体实施方式
下面结合附图对本申请进行具体说明。
图1为本申请适用的一种系统架构示意图。如图1所示，该系统架构中包括网络设备101、一个或多个终端，比如图1所示的第一终端1021、第二终端1022、第三终端1023。网络设备101可通过网络与第一终端1021、第二终端1022、第三终端1023进行数据传输。
本申请中，网络设备可以为基站设备(base station，BS)。基站设备也可称为基站，是一种部署在无线接入网用以提供无线通信功能的装置。例如在2G网络中提供基站功能的设备包括基地无线收发站(base transceiver station，BTS)和基站控制器(basestation controller，BSC)，3G网络中提供基站功能的设备包括节点B(NodeB)和无线网络控制器(radio network controller，RNC)，在4G网络中提供基站功能的设备包括演进的节点B(evolved NodeB，eNB)，在5G网络中提供基站功能的设备包括新无线节点B(New RadioNodeB，gNB)，集中单元(Centralized Unit，CU)，分布式单元(Distributed Unit)和新无线控制器，在WLAN中，提供基站功能的设备为接入点(Access Point，AP)。
终端可以为向用户提供语音和/或数据连通性的设备(device)，包括有线终端和无线终端。无线终端可以是具有无线连接功能的手持式设备、或连接到无线调制解调器的其他处理设备，经无线接入网与一个或多个核心网进行通信的移动终端。例如，无线终端可以为移动电话、计算机、平板电脑、个人数码助理(personal digital assistant，PDA)、移动互联网设备(mobile Internet device，MID)、可穿戴设备和电子书阅读器(e-bookreader)等。又如，无线终端也可以是便携式、袖珍式、手持式、计算机内置的或者车载的移动设备。再如，无线终端可以为移动站(mobile station)、接入点(access point)、或用户设备(user equipment，UE)的一部分。
上述系统架构适用的通信系统包括但不限于：码分多址(Code DivisionMultiple Access，CDMA)IS-95、码分多址(Code Division Multiple Access，CDMA)2000、时分同步码分多址(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)、宽带码分多址(Wideband Code Division Multiple Access，WCDMA)、时分双工-长期演进(Time Division Duplexing-Long Term Evolution，TDD LTE)、频分双工-长期演进(Frequency Division Duplexing-Long Term Evolution，FDD LTE)、长期演进-增强(LongTerm Evolution-Advanced，LTE-advanced)，以及未来演进的各种无线通信系统(例如，5G系统)。
以5G系统(也可以称为New Radio系统)为例，具体来说，5G系统中定义了新的通信场景：超高可靠低时延通信(Ultra-Reliable and Low-Latency Communication，URLLC)、增强移动宽带(Enhanced Mobile Broadband，eMBB)和海量机器连接通信(MassiveMachine Type Communication，mMTC)，这些通信场景提出了更高的通信需求。信道编码作为最基本的无线接入技术，是满足5G通信需求的重要研究对象。
图2示出了信道编码在通信链路中的位置示意图。如图2所示，通信系统200中包括发送端设备201、接收端设备202。其中，发送端设备可以为图1中所示出的网络设备101，相应地，接收端设备202可以为图1中所示出的第一终端1021、第二终端1022、第三终端1023中的任一终端；或者，接收端设备可以为图1中所示出的网络设备101，相应地，发送端设备202可以为图1中所示出的第一终端1021、第二终端1022、第三终端1023中的任一终端。
通过通信链路进行数据传输的过程为：发送端设备201对信源输出的符号序列依次进行信源编码、信道编码、速率匹配以及数字调制后通过信道发送给接收端设备202，接收端设备202接收到数据后，依次进行数字解调、解速率匹配、信道解码以及信源解码，进而恢复出原来的符号序列。
由于接收端设备202所执行的操作与发送端设备201所执行的操作相对应，因此，本申请中侧重于对发送端设备201所执行的操作进行描述，接收端设备202可参照发送端设备201。
针对于上述发送端设备所执行的信道编码和速率匹配过程，如图3所示，现有技术中的一种实现方式为：将Polar码的母码码字划分为四段，分别为B0(x0、……、xN/4-1)、B1(xN/4、……、xN/2-1)、B2(xN/2、……、x3N/4-1)、B3(x3N/4、……、xN-1)，其中，N为母码长度。循环缓存设计为：B0和B3相对位置保持不变，B1和B2交叉放置。对循环缓存中的比特进行从后往前读取(B3，B1B2交替，B0)直到目标码长，可以实现基于打孔(puncture)的速率匹配；从前往后读取(B0，B1B2交替，B3)直到目标码长，可以实现基于缩短(shorten)的速率匹配；从后往前循环读取(B3，B1B2交替，B0)直到目标码长，可以实现基于重复(repetition)的速率匹配。然而，采用该方案，通过从前往后读取来实现基于缩短的速率匹配时，若需要打孔的比特数目较多，则可能会导致B3全部打孔，进而导致接收端设备无法准确译码，速率匹配性能较差。
基于此，本申请提供一种Polar码的速率匹配方法，从而能够实现在结合三种速率匹配方式(打孔、缩短和重复)的基础上，有效提高速率匹配的性能。
实施例一
图4为本申请实施例一提供的一种Polar码的速率匹配方法所对应的流程示意图，该流程可由图2中所示的发送端设备201来执行。如图4所示，该方法包括：
步骤401，采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
步骤402，对所述母码码字进行比特逆序交织，得到第一编码比特序列；
步骤403，将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；其中，第一编码比特序列中比特的位置索引以1为起始点；
步骤404，按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
图5为本申请中Polar码编码框图，下面结合图5对上述步骤401至步骤404进行具体说明。
步骤401中，根据信息比特序列的长度、目标码长和码率(码率＝信息比特序列的长度/目标码长)中的任意两项，进行极化信道的极化权重评估(若进行可靠度评估，还需输入信噪比)，然后根据可靠度或者极化权重选出信息比特的位置集合
该过程可由图5中的Polar码构造模块实现；根据目标码长，选择Polar码的编码矩阵进行编码得到母码码字，该过程可由图5中的编码模块实现。
步骤402中，将母码码字的比特对应的序号的二进制表示(从0开始)分别进行逆序排序，得到逆序交织后的序号，交织后得到的序列即为第一编码比特序列，该过程可由图5中的交织模块实现。
举个例子，图6为对母码码字进行交织的示意图。设母码码字的长度为16，母码码字中每个比特对应的序号为0、1、2、……、15，其二进制表示分别为0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111，对每个二进制表示的序号分别进行比特逆序，得到0000、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111，比特逆序后对应的序号分别为0、8、4、12、2、10、6、14、1、9、5、13、3、11、7、15，将母码码字按照比特逆序后的顺序排序得到第一编码比特序列。
步骤403中，将第二编码比特序列和第三编码比特序列存储于循环缓存中，如图6所示，第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列，第二编码比特序列对应的序号分别为0、4、2、6、1、5、3、7。第一编码比特序列中位置索引为偶数的比特依次组成第三编码比特序，第三编码比特序列对应的序号分别为8、12、10、14、9、13、11、15。该过程可由图5中的交织模块实现。
步骤404中，按照约定的顺序读取得到速率匹配后的输出序列，该过程可由图5中的速率匹配模块实现。
本申请中，将第二编码比特序列和第三编码比特序列存储于循环缓存中的方式有多种，相应地，读取方式也有多种，下面结合实施例二至实施例四进行具体展开介绍。
实施例二
通过实施例一中的步骤401和步骤402得到第一编码比特序列后，将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列，位置索引为偶数的比特依次组成第三编码比特序列(相当于对第一编码比特序列进行二次交织)。将所述第二编码比特序列和所述第三编码比特序列从所述循环缓存中的第一位置开始分别按照第一方向和第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的最后一个比特在第二位置相邻，所述第一方向和第二方向为相反的方向。
需要说明的是，第一方向可以为逆时针方向，相应地，第二方向为顺时针方向；或者，第一方向也可以为顺时针方向，相应地，第二方向为逆时针方向。本申请中均以第一方向为逆时针方向，第二方向为顺时针方向为例进行说明。第一位置可以为循环缓存中的任意位置，具体不做限定。
仍以图6为例，如图6所示，第二编码比特序列对应的序号分别为0、4、2、6、1、5、3、7，第三编码比特序列对应的序号分别为8、12、10、14、9、13、11、15，将第二编码比特序列和第三编码比特序列从所述循环缓存中的第一位置(P1)开始分别按照逆时针方向和顺时针方向顺序存储于循环缓存中，第二编码比特序列的最后一个比特与第三编码比特序列的最后一个比特在第二位置(P2)相邻。如图7A所示，为本申请实施例二中的循环缓存示意图。为便于说明，图7A所示的循环缓存中仅示出了第二编码比特序列和第三编码比特序列对应的序号，而并未具体示出第二编码比特序列和第三编码比特序列中的比特。
针对图7A所示的循环缓存，速率匹配可以采用打孔、缩短或重复等方式，本申请中提供两种场景(场景1和场景2)，下面分别对两种场景中打孔、缩短或重复等速率匹配的读取方式进行说明。其中，图7A仅示出场景1的打孔、缩短或重复等速率匹配的读取方式。
场景1：
(1)若速率匹配采用打孔的方式，则从所述第一位置开始，沿所述逆时针方向跳过
位比特序列，沿顺时针方向跳过
位比特序列，为保证比特序列的顺序读取，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量。其中，
为向上取整符号。
举个例子，P＝3，
从图7A中的P1开始，沿逆时针方向跳过2位比特序列，沿顺时针方向跳过1位比特序列，由于P为奇数，交替读取时，先读取第三编码比特序列，再读取第二编码比特序列，则得到速率匹配后的输出序列对应的序号为[12 210 6 14 11 9 5 13 3 11 7 15]。
P＝4，
从图7A中的P1开始，沿顺时针方向跳过2位比特序列，沿逆时针方向跳过2位比特序列，由于P为偶数，交替读取时，先读取第二编码比特序列，再读取第三编码比特序列，则得到速率匹配后的输出序列对应的序号为[2 10 6 14 11 95 13 3 11 7 15]。
需要说明的是，若速率匹配采用打孔的方式，另一种可能的实现方式为，则从所述第一位置开始，沿顺时针方向跳过
位比特序列，沿逆时针方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。其中，
为向下取整符号。
(2)若速率匹配采用缩短的方式，则从所述第二位置开始，沿逆时针方向跳过
位比特序列，沿顺时针方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列,其中，S为需要缩短的比特数量。
举个例子，S＝3，
从图7A中的P2开始，沿逆时针方向跳过2位比特序列，沿顺时针方向跳过1位比特序列，由于S为奇数，交替读取时，先读取第二编码比特序列，再读取第三编码比特序列，则得到速率匹配后的输出序列对应的序号为[3 13 59 1 14 6 10 2 12 4 8 0]。
S＝4，
从图7A中的P2开始，沿逆时针方向跳过2位比特序列，沿顺时针方向跳过2位比特序列，由于S为偶数，交替读取时，先读取第三编码比特序列，再读取第二编码比特序列，则得到速率匹配后的输出序列对应的序号为[13 5 9 1 14 610 2 12 4 8 0]。
若速率匹配采用重复的方式，可以优先重复偶数索引的序列(第三编码比特序列)，不足再重复奇数索引的序列(第二编码比特序列)。例如，可以从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列。例如，若目标码长为20，则共需要循环读取20个比特，从图7A的位置P1开始，沿着顺时针的方向循环读取20个比特，那么读取的比特包括完整的16个比特和需要重复的4个比特，输出的序列为序号8、12、10、14、9、13、11、15、7、3、5、1、6、2、4、0、8、12、10、14对应的比特,其中序号为8、12、10、14的比特是重复的比特。又例如，若目标码长为26，则共需要循环读取26个比特，从图7A的位置P1开始，沿着顺时针的方向循环读取26个比特，那么读取的比特包括完整的16个比特和需要重复的10个比特，输出的序列为序号8、12、10、14、9、13、11、15、7、3、5、1、6、2、4、0、8、12、10、14、9、13、11、15、7、3对应的比特,其中序号为8、12、10、14、9、13、11、15、7、3的比特是重复的比特。
若速率匹配采用重复的方式，也可以从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列。例如，若目标码长为20，则共需要循环读取20个比特，从图7A的位置P2开始，沿着逆时针的方向循环读取20个比特，那么读取的比特包括完整的16个比特和需要重复的4个比特，输出的序列为序号15、11、13、9、14、10、12、8、0、4、2、6、1、5、3、7、15、11、13、9对应的比特,其中序号为15、11、13、9的比特是重复的比特。例如，若目标码长为26，则共需要循环读取26个比特，从图7A的位置P2开始，沿着逆时针的方向循环读取26个比特，那么读取的比特包括完整的16个比特和需要重复的10个比特，输出的序列为序号15、11、13、9、14、10、12、8、7、0、4、2、6、1、5、3、7、15、11、13、9、14、10、12、8、7、0对应的比特,其中序号为15、11、13、9、14、10、12、8、7、0的比特是重复的比特。
若速率匹配采用重复的方式，还可以通过其他方式读取循环缓存得到速率匹配后的输出序列。例如，从所述第一位置开始，依次沿所述逆时针方向、顺时针方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿顺时针方向读取所述第三编码比特序列和所述第二编码比特序列，得到长度为Q的第二输出序列，Q为需要重复的比特数量；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
举个例子，若目标码长为20，先从第一位置开始，依次沿所述逆时针方向、顺时针方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列对应的序号[0 8 4 12 2 10 6 14 11 9 5 13 3 11 7 15]，第一输出序列的长度小于目标码长，因此需要重复读取4位比特序列，再次从第一位置开始，沿顺时针方向读取4位比特序列，得到第二输出序列，第二输出序列对应的序号[8 12 10 14]，进而得到速率匹配后的输出序列对应的序号为[0 8 4 12 2 10 6 14 11 9 5 13 3 11 7 15 8 12 10 14]。
本申请中，第二输出序列也可以从所述第二位置开始，沿逆时针方向读取所述第三编码比特序列和所述第二编码比特序列得到。此种情况下，若目标码长为20，则得到速率匹配后的输出序列对应的序号为[0 8 4 12 2 10 6 14 11 9 5 13 3 11 7 15 15 11 139]，其中，[15 11 13 9]为第二输出序列对应的序号。
在目标码长为20的示例中，由于第二输出序列的长度为4，因此第二输出序列是仅读取第三编码比特序列得到的，尚未读取第二编码比特序列。
再举个例子，若目标码长为26，先从第一位置开始，依次沿所述逆时针方向、顺时针方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列对应的序号[0 8 4 12 2 10 6 14 11 9 5 13 3 11 7 15]，第一输出序列的长度小于目标码长，因此需要重复读取10位比特序列，再次从第一位置开始，沿顺时针方向读取10位比特序列，即第二输出序列，第二输出序列对应的序号[8 12 10 14 9 13 11 15 7 3]，进而得到速率匹配后的输出序列对应的序号为[0 8 4 12 2 10 6 14 11 9 5 13 3 11 7 15 8 1210 14 9 13 11 15 7 3]。
需要说明的是，得到第一输出序列的方式有多种，本申请中可以按照上述所描述的从所述第一位置开始，依次沿逆时针方向、顺时针方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列，或者，也可以从所述第二位置(P2)开始，依次沿逆时针方向、顺时针方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列对应的序号[15 7 11 3 13 5 9 1 14 6 10 2 12 4 8 0]，又或者，也可以采用其它读取方式，只要保证按照合理的顺序完整读取循环缓存中的比特即可。
场景2：
(1)若速率匹配采用打孔的方式，则从所述第二位置开始，依次沿逆时针方向、顺时针方向交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列。
举个例子，P＝3，相应地，目标码长为13，从图7A中的P2位置开始，交替读取时，先读取第三编码比特序列，再读取第二编码序列，则得到速率匹配后的输出序列对应的序号为[15 7 11 3 13 5 9 1 14 6 10 2 12]；
P＝4，相应地，目标码长为12，从图7A中的P2位置开始，交替读取时，先读取第三编码比特序列，再读取第二编码序列，则得到速率匹配后的输出序列对应的序号为[15 7 113 13 5 9 1 14 6 10 2]。
(2)若速率匹配采用缩短的方式，则从所述第一位置开始，依次沿逆时针方向、顺时针方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
举个例子，S＝3，相应地，目标码长为13，从图7A中的P1位置开始，交替读取时，先读取第二编码比特序列，再读取第三编码比特序列，则得到速率匹配后的输出序列对应的序号为[0 8 4 12 2 10 6 14 11 9 5 13 3]；
S＝4，相应地，目标码长为12，从图7A中的P1位置开始，交替读取时，先读取第二编码比特序列，再读取第三编码序列，则得到速率匹配后的输出序列对应的序号为[0 8 4 122 10 6 14 11 9 5 13]。
(3)若速率匹配采用重复的方式，可以优先重复偶数索引的序列(第三编码比特序列)，不足再重复奇数索引的序列(第二编码比特序列)。可以从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列。具体实现与场景1中的重复的方式相同，此处不再赘述。
若速率匹配采用重复的方式，还可以通过其他方式读取循环缓存得到速率匹配后的输出序列。例如，从所述第一位置开始，依次沿所述逆时针方向、顺时针方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿顺时针方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿逆时针方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。具体实现与场景1中的重复的方式相同，此处不再赘述。
结合图5中的框图，若设置交织模块存储得到的循环缓存如图7A所示，则速率匹配模块可以设置为场景1中的读取方式，或者也可以设置为场景2中的读取方式。
实施例三
通过实施例一中的步骤401和步骤402得到第一编码比特序列后，将所述第二编码比特序列和所述第三编码比特序列从所述循环缓存中的第三位置开始按照逆时针方向或顺时针方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的第一个比特在第四位置相邻。
仍以图6为例，如图6所示，第二编码比特序列对应的序号分别为0、4、2、6、1、5、3、7，第三编码比特序列对应的序号分别为8、12、10、14、9、13、11、15。将第二编码比特序列和第三编码比特序列从所述循环缓存中的第三位置(P3)开始按照逆时针方向顺序存储于循环缓存中，第二编码比特序列的最后一个比特与第三编码比特序列的第一个比特在第四位置(P4)相邻。如图7B所示，为本申请实施例三中的循环缓存示意图。
针对图7B所示的循环缓存，速率匹配可以采用打孔、缩短或重复等方式，本申请中提供两种场景(场景3和场景4)，下面分别对两种场景中打孔、缩短或重复等速率匹配的读取方式进行说明。其中，图7B仅示出场景3的打孔、缩短或重复等速率匹配的读取方式。
场景3：
(1)若速率匹配采用打孔的方式，则从所述第三位置开始沿所述逆时针方向跳过
位比特序列，从所述第四位置开始沿所述逆时针方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量。
举个例子，P＝3，
从图7B中的P3开始，沿逆时针方向跳过2位比特序列，从图7B中的P3开始，沿逆时针方向跳过1位比特序列，由于P为奇数，交替读取时，先读取第三编码比特序列，再读取第二编码比特序列，则得到速率匹配后的输出序列对应的序号为[12 2 10 6 14 11 9 5 13 3 11 7 15]；
P＝4，
从图7B中的P3开始，沿逆时针方向跳过2位比特序列，从图7B中的P3开始，沿逆时针方向跳过2位比特序列，由于P为偶数，交替读取时，先读取第二编码比特序列，再读取第三编码比特序列，则得到速率匹配后的输出序列对应的序号为[2 10 6 14 11 9 5 13 3 11 7 15]。
(2)若速率匹配采用缩短的方式，则从所述第三位置开始，沿顺时针方向跳过
位比特序列，从所述第四位置开始，沿顺时针方向跳过
位比特序列，为保证比特序列的顺序读取，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量。
举个例子，S＝3，
从图7B中的P3开始，沿顺时针方向跳过2位比特序列，从图7B中的P4开始，沿顺时针方向跳过1位比特序列，由于S为奇数，交替读取时，先读取第二编码比特序列，再读取第三编码比特序列，则得到速率匹配后的输出序列对应的序号为[3 13 5 9 1 14 6 10 2 12 4 8 0]；P＝4，则得到速率匹配后的输出序列对应的序号为[13 5 9 1 14 6 10 2 12 4 8 0]。
(3)若速率匹配采用重复的方式，若速率匹配采用重复的方式，可以优先重复偶数索引的序列(第三编码比特序列)，不足再重复奇数索引的序列(第二编码比特序列)。例如，可以从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列。例如，若目标码长为20，则共需要循环读取20个比特，从图7B的位置P3开始，沿着顺时针的方向循环读取20个比特，那么读取的比特包括完整的16个比特和需要重复的4个比特，输出的序列为序号15、11、13、9、14、10、12、8、7、3、5、1、6、2、4、0、15、11、13、9对应的比特,其中序号为15、11、13、9的比特是重复的比特。又例如，若目标码长为26，则共需要循环读取26个比特，从图7B的位置P3开始，沿着顺时针的方向循环读取26个比特，那么读取的比特包括完整的16个比特和需要重复的10个比特，输出的序列为序号15、11、13、9、14、10、12、8、7、3、5、1、6、2、4、0、15、11、13、9、14、10、12、8、7、3对应的比特,其中序号为15、11、13、9、14、10、12、8、7、3的比特是重复的比特。
或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列。例如，若目标码长为20，则共需要循环读取20个比特，从图7B的位置P4开始，沿着逆时针的方向循环读取20个比特，那么读取的比特包括完整的16个比特和需要重复的4个比特，输出的序列为序号8、12、10、14、9、13、11、15、0、4、2、6、1、5、3、7、8、12、10、14对应的比特,其中序号为8、12、10、14的比特是重复的比特。例如，若目标码长为26，则共需要循环读取26个比特，从图7B的位置P4开始，沿着逆时针的方向循环读取26个比特，那么读取的比特包括完整的16个比特和需要重复的10个比特，输出的序列为序号8、12、10、14、9、13、11、15、0、4、2、6、1、5、3、7、8、12、10、14、9、13、11、15、0、4对应的比特,其中序号为8、12、10、14、9、13、11、15、0、4的比特是重复的比特。
若速率匹配采用重复的方式，还可以通过其他方式读取循环缓存得到速率匹配后的输出序列，例如，从所述第三位置开始，沿逆时针方向，从所述第四位置开始，沿所述逆时针方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿顺时针方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
举个例子，若目标码长为20，则从图7B中的P3开始，沿逆时针方向，从图7B中的P4开始，沿逆时针方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列，第三输出序列对应的序号[0 8 4 12 2 10 6 14 11 9 5 13 3 11 7 15]，第一输出序列的长度小于目标码长，因此需要重复读取4位比特序列，再次从图7B中的P3开始，沿顺时针方向读取4位比特序列，即为第四输出序列，第四输出序列对应的序号[15 11 139]，进而得到速率匹配后的输出序列对应的序号为[0 8 4 12 2 10 6 14 11 9 5 13 3 117 15 15 11 13 9]。
本申请中，第四输出序列也可以从所述第四位置开始，沿逆时针方向读取所述第三编码比特序列和所述第二编码比特序列得到。此种情况下，若目标码长为20，则得到速率匹配后的输出序列对应的序号为[0 8 4 12 2 10 6 14 11 9 5 13 3 11 7 15 8 12 1014]，其中，[8 12 10 14]为第四输出序列对应的序号。
需要说明的是，得到第三输出序列的方式有多种，本申请中可以按照上述所描述的从所述第三位置开始，沿所述逆时针方向，从所述第四位置开始，沿所述逆时针方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列，或者，也可以从第三位置开始，沿顺时针方向，从第四位置开始，沿顺时针方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到第三输出序列对应的序号[15 7 11 3 13 5 9 114 6 10 2 12 4 8 0]，又或者，也可以采用其它读取方式，只要保证按照合理的顺序完整读取循环缓存中的比特即可。
场景4：
(1)若速率匹配采用打孔的方式，则从所述第三位置开始沿顺时针方向，从所述第四位置开始沿顺时针方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列。
举个例子，P＝3，
从图7B中的P3开始沿顺时针方向，从图7B中的P4开始沿顺时针方向，交替读取时，先读取第三编码比特序列，再读取第二编码比特序列，则得到速率匹配后的输出序列对应的序号为[15 7 11 3 13 5 9 1 14 6 10 2 12]。
P＝4，
从图7B中的P3开始沿顺时针方向，从图7B中的P4开始沿顺时针方向，交替读取时，先读取第三编码比特序列，再读取第二编码比特序列，则得到速率匹配后的输出序列对应的序号为[15 7 11 3 13 5 9 1 14 6 10 2]。
(2)若速率匹配采用缩短的方式，则从所述第三位置开始沿逆时针方向，从所述第四位置开始沿逆时针方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
举个例子，S＝3，
从图7B中的P3开始沿逆时针方向，从图7B中的P4开始沿逆时针方向，交替读取时，先读取第二编码比特序列，再读取第三编码比特序列，则得到速率匹配后的输出序列对应的序号为[0 8 4 12 2 10 6 14 11 9 5 13 3]。
S＝4，
从图7B中的P3开始沿逆时针方向，从图7B中的P4开始沿逆时针方向，交替读取时，先读取第二编码比特序列，再读取第三编码比特序列，则得到速率匹配后的输出序列对应的序号为[0 8 4 12 2 10 6 14 11 9 5 13]。
(3)若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列。具体实现与场景3中的重复的方式相同，此处不再赘述。
或者若速率匹配采用重复的方式，也可以采用其他方式读取循环缓存得到速率匹配后的输出序列。例如，从所述第三位置开始，沿所述逆时针方向，从所述第四位置开始，沿所述逆时针方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿顺时针方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿逆时针方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。具体实现与场景3中的重复的方式相同，此处不再赘述。
结合图5中的框图，若设置交织模块存储得到的循环缓存如图7B所示，则速率匹配模块可以设置为场景3中的读取方式，或者也可以设置为场景4中的读取方式。
实施例四
通过实施例一中的步骤401和步骤402得到第一编码比特序列后，将所述第二编码比特序列和所述第三编码比特序列从第五位置开始，按照逆时针方向或顺时针方向相互间隔存储于所述循环缓存中，其中，所述第二编码比特序列的第一个比特与所述第三编码比特序列的最后一个比特在第五位置相邻。相当于，将比特交织后的第一编码序列以位置索引的自然顺序，按照逆时针方向或顺时针方向存储于循环缓存中。
仍以图6为例，将图6中的第二编码比特序列和第三编码比特序列从所述循环缓存中的第五位置(P5)开始，按照顺时针方向相互间隔存储于所述循环缓存中。如图7C所示，为本申请实施例四中的一种循环缓存示意图。或者，也可以将图6中的第二编码比特序列和第三编码比特序列从所述循环缓存中的第五位置(P5)开始，按照逆时针方向相互间隔存储于所述循环缓存中。如图7D所示，为本申请实施例四中的另一种循环缓存示意图。
本申请中，在通过实施例一中的步骤401和步骤402得到第一编码比特序列后，也可以直接将所述第一编码比特序列从第五位置开始按照逆时针方向或顺时针方向依次存储于所述循环缓存中，其结果可参见图7C和图7D。此种情况下，无需对第一编码比特序列进行二次交织，降低了交织处理的复杂度。
以图7C为例，针对于图7C所示的循环缓存，速率匹配可以采用打孔、缩短或重复等方式，本申请中提供两种场景(场景5和场景6)，下面分别对两种场景中打孔、缩短或重复等速率匹配的读取方式进行说明。其中，图7C仅示出场景5的打孔、缩短或重复等速率匹配的读取方式。
场景5：
(1)若速率匹配采用打孔的方式，则从所述第五位置开始，沿逆时针方向跳过P位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；其中，P为需要打孔的比特数量。图7C相当于第一编码比特序列以位置索引的顺序、按照逆时针方向顺序存储于循环缓存中，因此，若速率匹配采用打孔的方式，则按照逆时针的方向跳过P个需要打孔的比特数量，循环读取第一编码比特中剩下的比特。
举个例子，若P＝3，从图7C中的P5开始，沿逆时针方向跳过3位比特序列开始读取，则得到速率匹配后的输出序列对应的序号为[12 2 10 6 14 11 9 5 13 3 11 7 15]。
若P＝4，从图7C中的P5开始，沿逆时针方向跳过4位比特序列开始读取，则得到速率匹配后的输出序列对应的序号为[2 10 6 14 11 9 5 13 3 11 7 15]。
(2)若速率匹配采用缩短的方式，则从所述第五位置开始，沿顺时针方向跳过P位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；所述逆时针方向和顺时针方向为相反的方向。图7C相当于第一编码比特序列以位置索引的顺序、按照逆时针方向顺序存储于循环缓存中，因此，若速率匹配采用缩短的方式，则按照顺时针的方向跳过S个需要缩短的比特数量，循环读取第一编码比特中剩下的比特，其中，S为需要缩短的比特数量。
举个例子，若S＝3，从图7C中的P5开始，沿顺时针方向跳过S位比特序列开始读取，则得到速率匹配后的输出序列为[3 13 5 9 1 14 6 10 2 12 4 8 0]。
若S＝4，从图7C中的P5开始，沿顺时针方向跳过S位比特序列开始读取，则得到速率匹配后的输出序列为[13 5 9 1 14 6 10 2 12 4 8 0]。
(3)若速率匹配采用重复的方式，则从所述第五位置开始，沿逆时针方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿逆时针方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
举个例子，若目标码长为20，从图7C中的P5开始，沿逆时针方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列对应的序号为[0 8 4 12 2 106 14 11 9 5 13 3 11 7 15]，第五输出序列的长度小于目标码长，因此需要重复读取4位比特序列，再次从P5位置开始，沿逆时针方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列对应的序号为[8 12 10 14]，进而得到[0 8 4 12 2 106 14 11 9 5 13 3 11 7 15 8 12 10 14]。
本申请中，第六输出序列也可以从所述第五位置开始，沿顺时针方向，先读取所述第三编码比特序列，再读取所述第二编码序列得到。此种情况下，若目标码长为20，则得到速率匹配后的输出序列为[0 8 4 12 2 10 6 14 11 9 5 13 3 11 7 15 15 11 13 9]，其中，[15 11 13 9]为第六输出序列。
在目标码长为20的示例中，由于第六输出序列的长度为4，因此第六输出序列是仅读取第三编码比特序列得到的，尚未读取第二编码比特序列。
若目标码长为26，则从图7C中的P5开始，沿逆时针方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列对应的序号为[0 8 4 12 2 10 6 1411 9 5 13 3 11 7 15]，第五输出序列的长度小于目标码长，因此需要重复读取10位比特序列，再次从P5位置开始，沿逆时针方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列对应的序号为[8 12 10 14 9 13 11 15 0 4]，进而得到[0 84 12 2 10 6 14 11 9 5 13 3 11 7 15 8 12 10 14 9 13 11 15 0 4]。
需要说明的是，得到第五输出序列的方式有多种，本申请中可以按照上述所描述的从所述第五位置开始，沿逆时针方向依次读取所述第二编码比特序列和所述第三编码比特序列得到；或者，也可以从所述第五位置开始，沿顺时针方向依次读取所述第三编码比特序列和所述第二编码比特序列得到，得到第五输出序列的序号[15 7 11 3 13 5 9 1 14 610 2 12 4 8 0]，又或者，也可以采用其它读取方式，只要保证按照合理的顺序完整读取循环缓存中的比特即可。
场景6：
(1)若速率匹配采用打孔的方式，则从所述第五位置开始，沿顺时针方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列。
举个例子，P＝3，则从图7C中的P5开始，沿顺时针方向读取，则得到速率匹配后的输出序列的序号为[15 7 11 3 13 5 9 1 14 6 10 2 12]。
P＝4，则从图7C中的P5开始，沿顺时针方向读取，则得到速率匹配后的输出序列的序号为[15 7 11 3 13 5 9 1 14 6 10 2]。
(2)若速率匹配采用缩短的方式，则从所述第五位置开始，沿逆时针方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
举个例子，S＝3，则从图7C中的P5开始，沿逆时针方向读取，则得到速率匹配后的输出序列的序号为[0 8 4 12 2 10 6 14 11 9 5 13 3]。
S＝4，则从图7C中的P5开始，沿逆时针方向读取，则得到速率匹配后的输出序列为[0 8 4 12 2 10 6 14 11 9 5 13]。
(3)若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿逆时针方向或顺时针方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。具体实现与场景5中的重复的方式相同，此处不再赘述。
结合图5中的框图，若设置交织模块存储得到的循环缓存如图7C所示，则速率匹配模块可以设置为场景5中的读取方式，或者也可以设置为场景6中的读取方式。
以图7D为例，针对于图7D所示的循环缓存，速率匹配可以采用打孔、缩短或重复等方式，本申请中提供两种场景(场景7和场景8)，下面分别对两种场景中打孔、缩短或重复等速率匹配的读取方式进行说明。其中，图7D仅示出场景7的打孔、缩短或重复等速率匹配的读取方式。
场景7：
(1)若速率匹配采用打孔的方式，则从所述第五位置开始，沿顺时针方向跳过P位比特序列开始读取，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；其中，P为需要打孔的比特数量。图7D相当于第一编码比特序列以位置索引的顺序、按照顺时针方向顺序存储于循环缓存中，因此，若速率匹配采用打孔的方式，则按照顺时针方向跳过P个需要打孔的比特数量，循环读取第一编码比特中剩下的比特。
举个例子，若P＝3，从图7D中的P5开始，沿顺时针方向跳过3位比特序列开始读取，则得到速率匹配后的输出序列对应的序号为[12 2 10 6 14 11 9 5 13 3 11 7 15]。
若P＝4，从图7D中的P5开始，沿顺时针方向跳过4位比特序列开始读取，则得到速率匹配后的输出序列对应的序号为[2 10 6 14 11 9 5 13 3 11 7 15]。
(2)若速率匹配采用缩短的方式，则从所述第五位置开始，沿逆时针方向跳过S位比特序列开始读取，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；其中，S为需要缩短的比特数量。图7D相当于第一编码比特序列以位置索引的顺序、按照顺时针方向顺序存储于循环缓存中，因此，若速率匹配采用缩短的方式，则按照逆时针方向跳过S个需要缩短的比特数量，循环读取第一编码比特中剩下的比特，其中，S为需要缩短的比特数量。
举个例子，若S＝3，从图7D中的P5开始，沿逆时针方向跳过3位比特序列开始读取，则得到速率匹配后的输出序列为[3 13 5 9 1 14 6 10 2 12 4 8 0]。
若S＝4，从图7D中的P5开始，沿逆时针方向跳过4位比特序列开始读取，则得到速率匹配后的输出序列为[13 5 9 1 14 6 10 2 12 4 8 0]。
(3)若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
举个例子，若目标码长为20，从图7D中的P5开始，沿逆时针方向依次读取所述第三编码比特序列和所述第二编码比特序列，得到第五输出序列对应的序号为[15 7 11 3 135 9 1 14 6 10 2 12 4 8 0]，第五输出序列的长度小于目标码长，因此需要重复读取4位比特序列，再次从P5位置开始，沿逆时针方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列对应的序号为[15 11 13 9]，进而得到[15 7 11 3 13 59 1 14 6 10 2 12 4 8 0 15 11 13 9]。
在目标码长为20的示例中，由于第六输出序列的长度为4，因此第六输出序列是仅读取第三编码比特序列得到的，尚未读取第二编码比特序列。
若目标码长为26，则从图7D中的P5开始，沿逆时针方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列对应的序号为[15 7 11 3 13 5 9 114 6 10 2 12 4 8 0]，第五输出序列的长度小于目标码长，因此需要重复读取10位比特序列，再次从P5位置开始，沿逆时针方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列对应的序号为[15 11 13 9 14 10 12 8 0 7]，进而得到[15 711 3 13 5 9 1 14 6 10 2 12 4 8 0 15 11 13 9 14 10 12 8 0 7]。
需要说明的是，得到第五输出序列的方式有多种，只要保证按照合理的顺序完整读取循环缓存中的比特即可。
场景8：
(1)若速率匹配采用打孔的方式，则从所述第五位置开始，沿逆时针方向开始读取，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列。
举个例子，P＝3，则从图7D中的P5开始，沿逆时针方向开始读取，则得到速率匹配后的输出序列的序号为[15 7 11 3 13 5 9 1 14 6 10 2 12]。
P＝4，则从图7D中的P5开始，沿逆时针方向读取，则得到速率匹配后的输出序列的序号为[15 7 11 3 13 5 9 1 14 6 10 2]。
(2)若速率匹配采用缩短的方式，则从所述第五位置开始，沿顺时针方向开始读取，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列。
举个例子，S＝3，则从图7D中的P5开始，沿顺时针方向读取，则得到速率匹配后的输出序列的序号为[0 8 4 12 2 10 6 14 11 9 5 13 3]。
S＝4，则从图7D中的P5开始，沿顺时针方向读取，则得到速率匹配后的输出序列为[0 8 4 12 2 10 6 14 11 9 5 13]。
(3)若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。具体实现与场景5中的重复的方式相同，此处不再赘述。
结合图5中的框图，若设置交织模块存储得到的循环缓存如图7D所示，则速率匹配模块可以设置为场景7中的读取方式，或者也可以设置为场景8中的读取方式。
实施例五
上述实施例一至实施例四中基于发送端设备对速率匹配过程进行了介绍，发送端设备得到速率匹配的输出序列后，进行数字调制，并发送给接收端设备；接收端设备对接收到的数据进行数字解调，并进行解速率匹配。具体来说，接收端设备可预先获知发送端设备所采用的速率匹配方法，并采用与该速率匹配方法相对应的解速率匹配方法进行解速率匹配。
以实施例一的场景1中的速率匹配方法(打孔)为例，下面具体介绍接收端设备的解速率匹配过程。
图8为解速率匹配过程示意图。如图8所示，具体过程为：
接收端设备对接收到的数据进行数字解调后，得到比特序列；
接收端设备根据比特序列中的比特的序号，确定出被打孔的比特的序号，并根据被打孔的比特的序号，在比特序列中的前四位插入0，得到解速率匹配的输出序列。
接收端设备对解速率匹配的输出序列进行比特逆序交织，得到解交织后的序列。
接收端设备对解交织后的序列进行译码。
本申请中通过采用上述实施例中的Polar码的速率匹配方法和解速率匹配方法，能够有效提高速率匹配的性能，使得译码准确率更高，这一效果可以通过仿真结果来明显示意，下面给予一组仿真结果对比图，如图9所示，为采用现有技术方案的方案与采用本发明方案的仿真结果对比图。该仿真结果均是在K＝200，N＝600，R＝0.33，L＝8，T＝8(其中，K是指信息比特序列长度，即是指图9中的info.Bit len，N是指母码长度，R是指码率，L是指SCL译码的list个数，T是指进行CRC校验选择的list个数)，调制阶数M为2的情形下，速率匹配采用缩短的方式的仿真结果。由图9可知，采用本发明方案的信噪比和误包率均低于采用现有技术的方案，因此，本申请上述实施例中的方案相比于现有技术，能够明显提高速率匹配的性能。
针对上述方法流程，本申请还提供一种装置，该装置的具体内容可以参照上述方法实施。
图10为本申请实施例六提供的一种Polar码的速率匹配装置的结构示意图，如图10所示，所述装置包括：
Polar编码单元1001，用于采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
交织单元1002，用于对所述母码码字进行比特逆序交织，得到第一编码比特序列；
存储单元1003，用于将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；
读取单元1004，用于按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
可选地，所述存储单元1003具体用于：将所述第二编码比特序列和所述第三编码比特序列从所述循环缓存中的第一位置开始分别按照第一方向和第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的最后一个比特在第二位置相邻，所述第一方向和第二方向为相反的方向。
可选地，所述读取单元1004具体用于：
若速率匹配采用打孔的方式，则从所述第一位置开始，沿所述第一方向跳过
位比特序列，沿第二方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第二位置开始，沿第二方向跳过
位比特序列，沿第一方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第一位置开始，依次沿所述第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
可选地，所述读取单元1004具体用于：
若速率匹配采用打孔的方式，则从所述第二位置开始，依次沿第一方向、第二方向交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第一位置开始，依次沿第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第一位置开始，依次沿所述第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
可选地，所述存储单元1003具体用于：
将所述第二编码比特序列和所述第三编码比特序列从所述循环缓存中的第三位置开始按照第一方向或第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的第一个比特在第四位置相邻，所述第一方向和第二方向为相反的方向。
可选地，所述读取单元1004具体用于：
若速率匹配采用打孔的方式，则从所述第三位置开始，沿所述第一方向跳过
位比特序列，从所述第四位置开始，沿所述第一方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第三位置开始，沿所述第二方向跳过
位比特序列，从所述第四位置开始，沿第二方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第三位置开始，沿所述第一方向，从所述第四位置开始，沿所述第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
可选地，所述读取单元1004具体用于：
若速率匹配采用打孔的方式，则从所述第三位置开始沿第二方向，从所述第四位置开始沿第二方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第三位置开始沿第一方向，从所述第四位置开始沿第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第三位置开始，沿所述第一方向，从所述第四位置开始，沿所述第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
可选地，所述存储单元1003具体用于：
将所述第二编码比特序列和所述第三编码比特序列从第五位置开始，按照第一方向相互间隔存储于所述循环缓存中，其中，所述第二编码比特序列的第一个比特与所述第三编码比特序列的最后一个比特在第五位置相邻。
可选地，所述读取单元1004具体用于：
若速率匹配采用打孔的方式，则从所述第五位置开始，沿第一方向跳过P位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第五位置开始，沿第二方向跳过S位比特序列，当S为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；所述第一方向和第二方向为相反的方向，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向或第二方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
可选地，所述读取单元1004具体用于：
若速率匹配采用打孔的方式，则从所述第五位置开始，沿第二方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第五位置开始，沿第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向或第二方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
图11为本申请实施例七提供的一种Polar码的速率匹配装置的结构示意图。如图11所示，所述装置1100包括：存储器1101和处理器1102；
存储器1101，用于存储程序；具体地，程序可以包括程序代码，程序代码包括计算机操作指令。存储器1101可能为随机存取存储器(英文：random access memory，RAM)，也可能为非易失性存储器(英文：non-volatile memory)，例如至少一个磁盘存储器。图中仅示出了一个存储器，当然，存储器也可以根据需要，设置为多个。存储器1101也可以是处理器1102中的存储器。
存储器1101存储了如下的元素，可执行模块或者数据结构，或者它们的子集，或者它们的扩展集：
操作指令：包括各种操作指令，用于实现各种操作。
操作系统：包括各种系统程序，用于实现各种基础业务以及处理基于硬件的任务。
处理器1102还可以称为中央处理单元(英文：Central Processing Unit，CPU)。上述本申请实施例揭示的方法可以应用于处理器1102中，或者由处理器1102实现。处理器1102可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器1102中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器1102可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器1101，处理器1102读取存储器1101中的信息，结合其硬件执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于：
采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；对所述母码码字进行比特逆序交织，得到第一编码比特序列；将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
图12为本申请实施例八提供的一种Polar码的速率匹配装置的结构示意图。如图12所示，所述装置1200包括：
至少一个输入端1201，用于输入信息比特序列；
信号处理器1202，用于采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；对所述母码码字进行比特逆序交织，得到第一编码比特序列；将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
至少一个输出端1203，用于输出信号处理器得到的输出序列。
由上述内容可知：本申请中，采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；对所述母码码字进行比特逆序交织，得到第一编码比特序列；将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列存储于循环缓存中，位置索引为偶数的比特依次组成第三编码比特序列存储于所述循环缓存的剩余空间中；按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。本申请通过对母码码字进行比特逆序交织，并将比特逆序交织后的编码比特序列存储于循环缓存中，进而基于循环缓存的存储方式按照预定的顺序读取循环缓存，得到速率匹配后的输出序列，有效提高了速率匹配的性能。
本领域内的技术人员应明白，本申请可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (18)
1.一种极性Polar码的速率匹配方法，其特征在于，所述方法包括：
采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
对所述母码码字进行比特逆序交织，得到第一编码比特序列；
将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列，位置索引为偶数的比特依次组成第三编码比特序列；将所述第二编码比特序列和所述第三编码比特序列从循环缓存中的第一位置开始分别按照第一方向和第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的最后一个比特在第二位置相邻，所述第一方向和第二方向为相反的方向；
按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
2.根据权利要求1所述的方法，其特征在于，所述按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，包括：
若速率匹配采用打孔的方式，则从所述第一位置开始，沿所述第一方向跳过
位比特序列，沿第二方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第二位置开始，沿第二方向跳过
位比特序列，沿第一方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第一位置开始，依次沿所述第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
3.根据权利要求1所述的方法，其特征在于，所述按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，包括：
若速率匹配采用打孔的方式，则从所述第二位置开始，依次沿第一方向、第二方向交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第一位置开始，依次沿第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第一位置开始，依次沿所述第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
4.一种Polar码的速率匹配方法，其特征在于，所述方法包括：
采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
对所述母码码字进行比特逆序交织，得到第一编码比特序列；
将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列，位置索引为偶数的比特依次组成第三编码比特序列；将所述第二编码比特序列和所述第三编码比特序列从循环缓存中的第三位置开始按照第一方向或第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的第一个比特在第四位置相邻，所述第一方向和第二方向为相反的方向；
按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
5.根据权利要求4所述的方法，其特征在于，所述按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，包括：
若速率匹配采用打孔的方式，则从所述第三位置开始，沿所述第一方向跳过
位比特序列，从所述第四位置开始，沿所述第一方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第三位置开始，沿所述第二方向跳过
位比特序列，从所述第四位置开始，沿第二方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第三位置开始，沿所述第一方向，从所述第四位置开始，沿所述第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
6.根据权利要求4所述的方法，其特征在于，所述按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，包括：
若速率匹配采用打孔的方式，则从所述第三位置开始沿第二方向，从所述第四位置开始沿第二方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第三位置开始沿第一方向，从所述第四位置开始沿第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第三位置开始，沿所述第一方向，从所述第四位置开始，沿所述第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
7.一种Polar码的速率匹配方法，其特征在于，所述方法包括：
采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
对所述母码码字进行比特逆序交织，得到第一编码比特序列；
将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列，位置索引为偶数的比特依次组成第三编码比特序列；将所述第二编码比特序列和所述第三编码比特序列从第五位置开始，按照第一方向相互间隔存储于循环缓存中，其中，所述第二编码比特序列的第一个比特与所述第三编码比特序列的最后一个比特在第五位置相邻；
若速率匹配采用打孔的方式，则从所述第五位置开始，沿第一方向跳过P位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第五位置开始，沿第二方向跳过S位比特序列，当S为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；所述第一方向和第二方向为相反的方向，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向或第二方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
8.一种Polar码的速率匹配方法，其特征在于，所述方法包括：
采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
对所述母码码字进行比特逆序交织，得到第一编码比特序列；
将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列，位置索引为偶数的比特依次组成第三编码比特序列；将所述第二编码比特序列和所述第三编码比特序列从第五位置开始，按照第一方向相互间隔存储于循环缓存中，其中，所述第二编码比特序列的第一个比特与所述第三编码比特序列的最后一个比特在第五位置相邻；
若速率匹配采用打孔的方式，则从所述第五位置开始，沿第二方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第五位置开始，沿第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向或第二方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
9.一种Polar码的速率匹配装置，其特征在于，所述装置包括：
Polar编码单元，用于采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字
交织单元，用于对所述母码码字进行比特逆序交织，得到第一编码比特序列；
存储单元，用于将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列，位置索引为偶数的比特依次组成第三编码比特序列；将所述第二编码比特序列和所述第三编码比特序列从循环缓存中的第一位置开始分别按照第一方向和第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的最后一个比特在第二位置相邻，所述第一方向和第二方向为相反的方向；
读取单元，用于按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
10.根据权利要求9所述的装置，其特征在于，所述读取单元具体用于：
若速率匹配采用打孔的方式，则从所述第一位置开始，沿所述第一方向跳过
位比特序列，沿第二方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第二位置开始，沿第二方向跳过
位比特序列，沿第一方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第一位置开始，依次沿所述第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
11.根据权利要求9所述的装置，其特征在于，所述读取单元具体用于：
若速率匹配采用打孔的方式，则从所述第二位置开始，依次沿第一方向、第二方向交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第一位置开始，依次沿第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，从所述第一位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第二位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第一位置开始，依次沿所述第一方向、第二方向交替读取所述第二编码比特序列和所述第三编码比特序列，得到第一输出序列；从所述第一位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第二输出序列；或者，从所述第二位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第二输出序列；根据所述第一输出序列和所述第二输出序列，得到速率匹配后的输出序列。
12.一种Polar码的速率匹配装置，其特征在于，所述装置包括：
Polar编码单元，用于采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
交织单元，用于对所述母码码字进行比特逆序交织，得到第一编码比特序列；
存储单元，用于将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列，位置索引为偶数的比特依次组成第三编码比特序列；将所述第二编码比特序列和所述第三编码比特序列从循环缓存中的第三位置开始按照第一方向或第二方向顺序存储于所述循环缓存中，其中，所述第二编码比特序列的最后一个比特与所述第三编码比特序列的第一个比特在第四位置相邻，所述第一方向和第二方向为相反的方向；
读取单元，用于按照预定的顺序读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列。
13.根据权利要求12所述的装置，其特征在于，所述读取单元具体用于：
若速率匹配采用打孔的方式，则从所述第三位置开始，沿所述第一方向跳过
位比特序列，从所述第四位置开始，沿所述第一方向跳过
位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第三位置开始，沿所述第二方向跳过
位比特序列，从所述第四位置开始，沿第二方向跳过
位比特序列，当S为奇数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第三位置开始，沿所述第一方向，从所述第四位置开始，沿所述第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
14.根据权利要求12所述的装置，其特征在于，所述读取单元具体用于：
若速率匹配采用打孔的方式，则从所述第三位置开始沿第二方向，从所述第四位置开始沿第二方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第三位置开始沿第一方向，从所述第四位置开始沿第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，从所述第三位置开始，沿所述第二方向循环读取所述第三编码比特序列和所述第二编码比特序列，直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者若速率匹配采用重复的方式，从所述第四位置开始，沿所述第一方向循环读取所述第三编码比特序列和所述第二编码比特序列直到读取的比特数量达到目标码长，得到速率匹配后的输出序列；或者
若速率匹配采用重复的方式，则从所述第三位置开始，沿所述第一方向，从所述第四位置开始，沿所述第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到第三输出序列；从所述第三位置开始，沿第二方向读取所述第三编码比特序列和所述第二编码比特序列，得到第四输出序列；或者，从所述第四位置开始，沿第一方向读取所述第三编码比特序列和所述第二编码比特序列，得到所述第四输出序列；根据所述第三输出序列和所述第四输出序列，得到速率匹配后的输出序列。
15.一种Polar码的速率匹配装置，其特征在于，所述装置包括：
Polar编码单元，用于采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
交织单元，用于对所述母码码字进行比特逆序交织，得到第一编码比特序列；
存储单元，用于将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列，位置索引为偶数的比特依次组成第三编码比特序列；将所述第二编码比特序列和所述第三编码比特序列从第五位置开始，按照第一方向相互间隔存储于循环缓存中，其中，所述第二编码比特序列的第一个比特与所述第三编码比特序列的最后一个比特在第五位置相邻；
读取单元用于：
若速率匹配采用打孔的方式，则从所述第五位置开始，沿第一方向跳过P位比特序列，当P为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当P为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；其中，P为需要打孔的比特数量；
若速率匹配采用缩短的方式，则从所述第五位置开始，沿第二方向跳过S位比特序列，当S为奇数时，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列，当S为偶数时，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；所述第一方向和第二方向为相反的方向，其中，S为需要缩短的比特数量；
若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向或第二方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
16.一种Polar码的速率匹配装置，其特征在于，所述装置包括：
Polar编码单元，用于采用Polar码的编码矩阵对信息比特序列进行编码，得到母码码字；
交织单元，用于对所述母码码字进行比特逆序交织，得到第一编码比特序列；
存储单元，用于将所述第一编码比特序列中位置索引为奇数的比特依次组成第二编码比特序列，位置索引为偶数的比特依次组成第三编码比特序列；将所述第二编码比特序列和所述第三编码比特序列从第五位置开始，按照第一方向相互间隔存储于循环缓存中，其中，所述第二编码比特序列的第一个比特与所述第三编码比特序列的最后一个比特在第五位置相邻；
读取单元用于：
若速率匹配采用打孔的方式，则从所述第五位置开始，沿第二方向，交替读取所述第三编码比特序列和所述第二编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用缩短的方式，则从所述第五位置开始，沿第一方向，交替读取所述第二编码比特序列和所述第三编码比特序列，得到速率匹配后的输出序列；
若速率匹配采用重复的方式，则从所述第五位置开始，沿第一方向依次读取所述第二编码比特序列和所述第三编码比特序列，得到第五输出序列；从所述第五位置开始，沿第一方向或第二方向，先读取所述第三编码比特序列，再读取所述第二编码序列，得到第六输出序列；根据所述第五输出序列和所述第六输出序列，得到速率匹配后的输出序列。
17.一种Polar码的速率匹配装置，其特征在于，所述装置包括：
存储器，用于存储程序；
处理器，用于调用所述存储器存储的所述程序，以执行权利要求1至8中任一项所述的方法。
18.一种Polar码的速率匹配装置，其特征在于，所述装置包括：
至少一个输入端，用于输入信息比特序列；
信号处理器，用于执行权利要求1至8中任一项所述的方法；
至少一个输出端，用于输出信号处理器得到的输出序列。
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