CN108512647A - 一种安全哈希算法sha256值的生成装置 - Google Patents

Abstract

本发明实施例同开了一种安全哈希算法SHA256值的生成装置，包括预处理模块和数据处理模块，其中，所述预处理模块，用于接收第一待处理数据，对第一待处理数据进行补位、补长度处理得到第二待处理数据，并发送第二待处理数据至所述数据处理模块；所述数据处理模块，用于接收所述第二待处理数据，并生成所述第二待处理数据的SHA256值。该生成装置具有以下优点：由于是硬件装置，因此，其内部数据是不会泄露的，从而保证了生成SHA256值的过程是安全的；在生成SHA256值的过程中，不消耗CPU的资源，因此减轻了CPU的负担。

Description

一种安全哈希算法SHA256值的生成装置

技术领域

本发明涉及信息安全技术，尤其涉及一种安全哈希算法SHA256值的生成装置。

背景技术

随着电子商务的发展，人们习惯于在智能移动终端上进行购物和交易等，就对信息的防篡改性提出了很高的要求，例如，在交易指令发出之后，有可能会被黑客截取并篡改，为了保证交易的安全，就需要有能够检测出交易指令是否被篡改的方法；其中，安全哈希算法256(SHA256，Secure Hash Algorithm 256)是一种常用的检测方法，其检测过程为：首先计算原始信息的SHA256值，如果原始信息被篡改，则篡改后的信息的SHA256值必然不等于原始信息的SHA256值，于是就可以判断出原始信息被篡改。

目前在智能移动终端上的SHA256算法大多是采用软件来实现的，其具有如下缺点：1、软件执行过程中的中间数值有可能被截取，会导致通过该中间数据反推出原始信息，且如果获得越早哈希运算轮数的中间数值就越容易反推得明文；2、会加重中央处理器(CPU，Central Processing Unit)的负担，有可能出现线程和/或进程拥挤，从而导致计算SHA256值的速度达不到预期。

因此，亟需一种安全的、且有效降低CPU负担的SHA256值的生成装置。

发明内容

为解决上述技术问题，本发明实施例期望提供一种安全的、且有效降低CPU负担的SHA256值的生成装置。

本发明实施例的技术方案是这样实现的：

本发明实施例所提供一种安全哈希算法SHA256值的生成装置，包括预处理模块和数据处理模块，其中：

所述预处理模块，用于接收第一待处理数据，对第一待处理数据进行补位、补长度处理得到第二待处理数据；

所述数据处理模块，用于依次从第二待处理数据获得512比特的数据块，并对所述数据块进行64轮的哈希运算处理，直至处理完所述第二待处理数据中的所有长度为512比特的数据块，生成所述第一待处理数据的SHA256值。

上述技术方案中，所述预处理模块，具体用于：

接收第一待处理数据的二进制长度，且在确定所述第一待处理数据的二进制长度为预设值的整数倍时，对第一待处理数据进行补位、补长度处理得到第二待处理数据。

上述技术方案中，所述预处理模块，具体用于：

在确定所述第一待处理数据的二进制长度不为预设值的整数倍时，依据预设策略对所述第一待处理数据进行数据填充得到第三待处理数据，使得第三待处理数据的二进制长度为所述预设值的整数倍；对第三待处理数据进行补位、补长度处理得到第二待处理数据。

上述技术方案中，所述预处理模块，具体用于：

在确定所述第一待处理数据的二进制长度不为预设值的整数倍时，在所述第一待处理数据的尾部填充数量小于所述预设值二进制数0得到第三待处理数据，或在所述第一待处理数据的尾部填充数量小于所述预设值二进制数0得到第三待处理数据，使得第三待处理数据的二进制长度为所述预设值的整数倍。

上述技术方案中，所述预处理模块，具体用于：依次从补位后的第一待处理数据获取长度为512比特的数据块并发送给所述数据处理模块，直至剩余数据的长度为零，或剩余数据的二进制长度小于512，且当剩余数据的二进制长度小于512时，将第一待处理数据的二进制长度扩展至64比特并添加到剩余数据的尾部，发送剩余数据到所述数据处理模块；

所述数据处理模块，具体用于：从所述预处理模块接收长度512比特的数据块，对所述数据块进行64轮的哈希运算处理。

上述技术方案中，所述数据处理模块包括计数模块和哈希模块，其中：

所述计数模块，用于在接收到512比特的数据块时，向所述哈希模块发送64个使能信号；

所述哈希模块，用于在接收到使能信号时，对所接收到的512比特的数据块进行一轮哈希运算。

本发明实施例所提供的安全哈希算法SHA256值的生成装置，该生成装置是一个硬件装置，在接收到第一待处理数据和开始计算信号时，会自动生成第一待处理数据的SHA256值，该生成装置具有以下优点：1、由于是硬件装置，因此，其内部数据是不会泄露的，从而保证了生成SHA256值的过程是安全的；2、在生成SHA256值的过程中，不消耗CPU的资源，因此减轻了CPU的负担。

附图说明

图1为本发明实施例的生成装置的结构示意图；

图2为本发明实施例的补位补长度处理的流程示意图；

图3为本发明实施例的数据处理模块中计算哈希值的流程示意图；

图4为本发明实施例的数据处理模块中的第一种部件的结构示意图；

图5为本发明实施例的数据处理模块中的第二种部件的结构示意图；

图6为本发明实施例的数据处理模块中的第三种部件的结构示意图；

图7为本发明实施例的数据处理模块中的第四种部件的构示意图；

图8为本发明实施例的数据处理模块中的第五种部件的结构示意图；

图9为本发明实施例的数据处理模块中的第六种部件的结构示意图。

具体实施方式

本发明实施例提供了一种安全哈希算法SHA256值的生成装置，如图1所示，包括预处理模块和数据处理模块，其中：

所述预处理模块1，用于接收第一待处理数据，对第一待处理数据进行补位、补长度处理得到第二待处理数据，并发送第二待处理数据至所述数据处理模块；

这里，补位操作具体为，获取第一待处理数据的二进制长度(即第一待处理数据的二进制数位的数量)N₁，补位之后的第一待处理数据二进制长度为N₂，满足：N₂mod 512＝448；补位原则为先补一个二进制数1，然后再补二进制数0，直到长度满足模512后余数为448，如图2所示，具体处理过程如下：

(1)得到N₁模512得到的余数N₁‘；

(2)如果N₁‘<448时，在N₁‘+1位补上一个二进制数1，然后再补上448-(N₁‘+1)二进制数个0；如果N₁‘＝448时，在N₁‘+1位补上一个二进制数1，然后再补上63个二进制数0，之后在下一个数据块补上448个二进制数0；如果N₁‘>448时，在N₁‘+1位补上一个二进制数1，然后再补上448-(N₁‘+1)个二进制数0，之后在下一个数据块补上448个二进制数0。

这里，补长度操作具体为，将第一待处理数据的二进制长度N₁扩展到64Bit(即在N₁的头部补充若干个二进制数零，使得N₁的二进制数位的数量等于6464)，在补位之后的第一待处理数据的尾部写入64Bit的N₁，使得补位、补长度之后的第一待处理数据的长度N₃满足：N₃mod 512＝0。

作为一个可选的实施例，可在预处理模块1中设置有存储器，用于存储第一待处理数据、第二待处理数据和在补位、补长度处理过程中的中间数据。该存储器的存储容量可设为32x64。

所述数据处理模块2，用于接收所述第二待处理数据，并生成所述第二待处理数据的SHA256值。

作为一个可选的实施例，如图1所示，在该生成装置中还设置有第一控制器3，由第一控制器3接收外部输入的使能信号，协调预处理模块1和数据处理模块2之间的工作，例如：第一控制器3接收到来自生成装置外部的接收输入数据信号时，控制控制预处理模块1接收第一待处理数据；第一控制器3接收到来自生成装置外部的开始计算信号时，控制预处理模块1向数据处理模块2发送第二待处理数据，并触发数据处理模块2工作从而生成第二待处理数据的SHA256值；在数据处理模块2生成SHA256值时，向装置外部输出完成信号，同时装置外部输出所生成的SHA256值。

本发明实施例所提供的安全哈希算法SHA256值的生成装置为一个硬件装置，在接收到第一待处理数据和开始计算信号时，会自动生成第一待处理数据的SHA256值，该生成装置具有以下优点：1、由于是硬件装置，因此，其内部数据是不会泄露的，从而保证了生成SHA256值的过程是安全的；2、在生成SHA256值的过程中，不消耗CPU的资源，因此减轻了CPU的负担。

本发明实施例中，所述预处理模块1，具体用于：接收第一待处理数据的二进制长度，且在确定所述第一待处理数据的二进制长度为预设值的整数倍时，对第一待处理数据进行补位、补长度处理得到第二待处理数据。

本发明实施例中，所述预处理模块1，具体用于：在确定所述第一待处理数据的二进制长度不为预设值的整数倍时，依据预设策略对第一待处理数据进行数据填充得到第三待处理数据，对第三待处理数据进行补位、补长度处理得到第二待处理数据。

作为一个可选的实施例，所述第一待处理数据的二进制长度可从装置外部输入。

这里，所述依据预设策略对第一待处理数据进行数据填充得到第三待处理数据，包括：在第一待处理数据的特定位置(比如头部或尾部)填充相同的数字0或填充相同的数字1等，所填充的数据的长度可设置为小于预设值。优选地，该预设值设置为32。

这里，所述依据预设策略对第一待处理数据进行数据填充可以起到一种加盐的作用，可以有效防止黑客从利用碰撞来反推出待处理信息。

本发明实施例中，所述预处理模块1，具体用于：将第二待处理数据分割为512Bit的数据块，依次将所述512Bit的数据块发送给所述数据处理模块。

这里，由于在安全哈希算法256中，每次都只对512Bit的数据进行一轮哈希运算，因此，可以将第二待处理数据分割为512Bit的数据块，并依次将所述512Bit的数据块发送给所述数据处理模块。

本发明实施例中，所述预处理模块1，还具体用于：依次将补位后的第一待处理数据取出512Bit的数据块并发送给所述数据处理模块，直至剩余数据的长度为零，或剩余数据的二进制长度小于512，且当二进制长度小于512时，将第一待处理数据的二进制长度扩展至64Bit并添加到剩余数据的尾部，发送剩余数据到所述数据处理模块。

这里，所述将第一待处理数据的二进制长度扩展至64Bit(即在第一待处理数据的二进制长度的头部加若干个二进制数零，使得二进制长度的二进制数位的数量等于64)。

这里，并没有先得到第二待处理数据，然后在将第二待处理数据发送给数据处理模块，而是每次都发送512Bit的数据块，当遇到最后一个数据块的二进制长度小于512时，在进行补位操作。可以，这里的补位处理可以与数据处理模块并行，从而提高了生成SHA256值的速度，提高了效率。

本发明实施例中，所述数据处理模块2包括计数模块21和哈希模块22，其中：

所述计数模块21，用于在接收到512Bit的数据块时，向所述哈希模块发送64个使能信号；

所述哈希模块22，用于在接收到使能信号时，对所接收到的512Bit的数据块进行一轮哈希运算。

这里，可在哈希模块22中设置有存储器，用于存储512Bit的数据块、每轮哈希运算之间的中间数据和最后所生成的SHA256值。计数模块21连续发送的使能信号之间需要有一个时间间隔，在该时间间隔足够使得哈希模块22完成一轮哈希运算。

如图1所示，可以数据处理模块2设置有第二控制器23，第二控制器23用于协调计数模块21和哈希模块22之间的工作，例如：在接收到预处理模块1发送的接收数据的信号时，控制哈希模块22接收512Bit的数据块，同时控制计数模块21工作，从而计数模块21向哈希模块22发送64个使能信号；在接收到预处理模块1发送的已发送全部数据的信号时，从哈希模块22中读取最终生成的SHA256，并向第一控制器3发送计算已完成的信号。

所述哈希模块22需要设置初始值，具体为：

1、初始化原始哈希值A～H，其中A～H的值为：A＝0x6A09E667，B＝0xBB67AE85，C＝0x3C6EF372，D＝0xA54FF53A，E＝0x510E527F，F＝0x9B05688C，G＝0x1F83D9AB，H＝0x5BE0CD19；

2、初始化K[]值，具体为：K[0]＝0x428a2f98；K[1]＝0x71374491；K[2]＝0xb5c0fbcf；K[3]＝0xe9b5dba5；K[4]＝0x3956c25b；K[5]＝0x59f111f1；K[6]＝0x923f82a4；K[7]＝0xab1c5ed5；K[8]＝0xd807aa98；K[9]＝0x12835b01；K[10]＝0x243185be；K[11]＝0x550c7dc3；K[12]＝0x72be5d74；K[13]＝0x80deb1fe；K[14]＝0x9bdc06a7；K[15]＝0xc19bf174；K[16]＝0xe49b69c1；K[17]＝0xefbe4786；K[18]＝0x0fc19dc6；K[19]＝0x240ca1cc；K[20]＝0x2de92c6f；K[21]＝0x4a7484aa；K[22]＝0x5cb0a9dc；K[23]＝0x76f988da；K[24]＝0x983e5152；K[25]＝0xa831c66d；K[26]＝0xb00327c8；K[27]＝0xbf597fc7；K[28]＝0xc6e00bf3；K[29]＝0xd5a79147；K[30]＝0x06ca6351；K[31]＝0x14292967；K[32]＝0x27b70a85；K[33]＝0x2e1b2138；K[34]＝0x4d2c6dfc；K[35]＝0x53380d13；K[36]＝0x650a7354；K[37]＝0x766a0abb；K[38]＝0x81c2c92e；K[39]＝0x92722c85；K[40]＝0xa2bfe8a1；K[41]＝0xa81a664b；K[42]＝0xc24b8b70；K[43]＝0xc76c51a3；K[44]＝0xd192e819；K[45]＝0xd6990624；K[46]＝0xf40e3585；K[47]＝0x106aa070；K[48]＝0x19a4c116；K[49]＝0x1e376c08；K[50]＝0x2748774c；K[51]＝0x34b0bcb5；K[52]＝0x391c0cb3；K[53]＝0x4ed8aa4a；K[54]＝0x5b9cca4f；K[55]＝0x682e6ff3；K[56]＝0x748f82ee；K[57]＝0x78a5636f；K[58]＝0x84c87814；K[59]＝0x8cc70208；K[60]＝0x90befffa；K[61]＝0xa4506ceb；K[62]＝0xbef9a3f7；K[63]＝0xc67178f2；

所述哈希模块22的一轮哈希运算，具体如下：

1、计算W[]值，其中：W[0]～W[15]是子待处理信息的512Bit，每个W[]为预设值Bit，W[0]对应最低位，W[15]对应最高位；而W[16]～W[63]通过计算得到(i＝16～63)：

S0＝((W[i-15]<<7)|(W[i-15]>>25))Xor((W[i-15]<<18)|(W[i-15]>>17))Xor((W[i-15]<<3)|(W[i-15]>>29))；

S1＝((W[i-2]<<17)|(W[i-2]>>15))Xor((W[i-2]<<19)|(W[i-2]>>13))Xor((W[i-2]<<10)|(W[i-2]>>22))；

W[i]＝W[i-16]+S0+W[i-7]+S1；

2、进行64轮下面运算，如图3、图4、图5、图6、图7、图8和图9所示，具体过程如下：

(1)计算：Ch(E，F，G)＝(E&F)Xor(！E&G)，Ma(A，B，C)＝(A&B)Xor(A&C)Xor(B&C)，∑A＝((A<<2)|(A>>30))Xor((A<<13)|(A>>19))Xor((A<<22)|(A>>10))，∑E＝((E<<6)|(E>>26))Xor((E<<11)|(E>>21))Xor((E<<25)|(E>>7))，W[i]和K[i]；

(2)计算：Temp0＝Ch(E，F，G)+W[i]+K[i]+H，Temp1＝Ma(A，B，C)+∑A；

(3)计算：Temp2＝Temp0+∑E；

(4)计算：将H值设为G值，将G值设为F值，将F值设为E值，E＝D+Temp2，将D值设为C值，将C值设为B值，将B值设为A值，A＝Temp1+Temp2；

当预处理模块1将所有第二待处理数据都发送到数据处理模块2时，且数据处理模块2也完成生成SHA256值的工作时，将A～H的值进行合并，就为最终生成的SHA256值。作为一个可选的实施例，可以在该生成装置中设置有输出缓存，用于存储最终的生成的SHA256值。

作为一个具体的实施例，该生成装置可采用28nm工艺和360MHz的工作时钟频率；此时如果在该生成装置的内部，数据总线采用32Bit，则64轮计算前需要17个时钟周期从预处理模块1中接收16个32Bit的数据，因此64轮哈希运算共需17+4*64＝273个时钟周期。在360MHz时钟频率下，计算速度为6.75*10^8Bit/s。

在实际应用中，所述预处理模块1和数据处理模块2可以由基站服务器的中央处理器(CPU)、微处理器(MPU)、数字信号处理器(DSP)、或现场可编程门阵列(FPGA)等实现。

本领域内的技术人员应明白，本发明的实施例可提供为方法、装置、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(装置)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (6)

1.一种安全哈希算法SHA256值的生成装置，包括预处理模块和数据处理模块，其特征在于：

所述预处理模块，用于接收第一待处理数据，对第一待处理数据进行补位、补长度处理得到第二待处理数据；

所述数据处理模块，用于依次从第二待处理数据获得512比特的数据块，并对所述数据块进行64轮的哈希运算处理，直至处理完所述第二待处理数据中的所有长度为512比特的数据块，生成所述第一待处理数据的SHA256值。

2.根据权利要求1所述的安全哈希算法SHA256值的生成装置，其特征在于，所述预处理模块，具体用于：

接收第一待处理数据的二进制长度，且在确定所述第一待处理数据的二进制长度为预设值的整数倍时，对第一待处理数据进行补位、补长度处理得到第二待处理数据。

3.根据权利要求2所述的安全哈希算法SHA256值的生成装置，其特征在于，所述预处理模块，具体用于：

在确定所述第一待处理数据的二进制长度不为预设值的整数倍时，依据预设策略对所述第一待处理数据进行数据填充得到第三待处理数据，使得第三待处理数据的二进制长度为所述预设值的整数倍；对第三待处理数据进行补位、补长度处理得到第二待处理数据。

4.根据权利要求3所述的安全哈希算法SHA256值的生成装置，其特征在于，所述预处理模块，具体用于：

在确定所述第一待处理数据的二进制长度不为预设值的整数倍时，在所述第一待处理数据的尾部填充数量小于所述预设值二进制数0得到第三待处理数据，或在所述第一待处理数据的尾部填充数量小于所述预设值二进制数0得到第三待处理数据，使得第三待处理数据的二进制长度为所述预设值的整数倍。

5.根据权利要求1所述的安全哈希算法SHA256值的生成装置，其特征在于，

所述预处理模块，具体用于：依次从补位后的第一待处理数据获取长度为512比特的数据块并发送给所述数据处理模块，直至剩余数据的长度为零，或剩余数据的二进制长度小于512，且当剩余数据的二进制长度小于512时，将第一待处理数据的二进制长度扩展至64比特并添加到剩余数据的尾部，发送剩余数据到所述数据处理模块；

所述数据处理模块，具体用于：从所述预处理模块接收长度512比特的数据块，对所述数据块进行64轮的哈希运算处理。

6.根据权利要求4所述的安全哈希算法SHA256值的生成装置，其特征在于，所述数据处理模块包括计数模块和哈希模块，其中：

所述计数模块，用于在接收到512比特的数据块时，向所述哈希模块发送64个使能信号；

所述哈希模块，用于在接收到使能信号时，对所接收到的512比特的数据块进行一轮哈希运算。