CN107666387A - 低功耗并行哈希计算电路 - Google Patents

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Abstract

本发明公开了一种并行哈希计算电路，其中，包括：控制模块、消息填充模块、哈希算法迭代模块、消息暂存模块和初始值寄存器；该控制模块连接消息暂存模块、该消息填充模块以及该哈希算法迭代模块，该初始值寄存器连接该哈希算法迭代模块；该控制模块用于控制读取数据发送使能信号；该消息暂存模块用于对输入的信息暂存；该消息填充模块用于根据消息的长度，对该消息暂存模块的输出消息进行比特填充；该哈希算法迭代模块包含多个哈希算法IP核，用于进行哈希运算；该初始值寄存器用于提供给哈希算法迭代模块初始值。

Description

低功耗并行哈希计算电路
技术领域
本发明涉及一种哈希计算电路，特别是一种低功耗和并行哈希计算电路。
背景技术
哈希算法被广泛应用于各种密码学应用中，如信息认证、数字签名、口令认证等。在PKI系统中，也构成辅助函数使用。高性能的哈希算法是研究热点，目前高性能的哈希算法一般采用改进关键路径、流水线、扩大计算规模等方式实现，但是这些方法不能大幅度的提高哈希算法的计算速度。同时由于哈希算法的特殊性，同一条消息在计算过程中存在数据相关，即下一消息分组要等待上一消息分组计算完毕后才能开始计算，因此采用并行计算的方式较少。
发明内容
本发明的目的在于提供一种并行哈希计算电路，用于解决上述现有技术的问题。
本发明一种并行哈希计算电路，其中，包括：控制模块、消息填充模块、哈希算法迭代模块、消息暂存模块和初始值寄存器；该控制模块连接消息暂存模块、该消息填充模块以及该哈希算法迭代模块，该初始值寄存器连接该哈希算法迭代模块；该控制模块用于控制读取数据发送使能信号；该消息暂存模块用于对输入的信息暂存；该消息填充模块用于根据消息的长度，对该消息暂存模块的输出消息进行比特填充；该哈希算法迭代模块包含多个哈希算法IP核，用于进行哈希运算；该初始值寄存器用于提供给哈希算法迭代模块初始值。
根据本发明的并行哈希计算电路的一实施例，其中，该控制模块的该使能信号包含用于读取消息暂存模块中存储数据的读使能信号和地址信号，用于哈希算法迭代模块的计算使能信号和用于消息填充模块的填充使能信号。
根据本发明的并行哈希计算电路的一实施例，其中，该消息暂存模块是32比特位宽，深度16的静态随机存取存储器。
根据本发明的并行哈希计算电路的一实施例，其中，该消息填充模块用于根据消息的长度，判断消息在该消息暂存模块中的最后一位所在的位置，在消息最后一位后面补充一比特1，若干比特0和64比特的消息长度信息，使得填充后的消息是512比特的整数倍。
根据本发明的并行哈希计算电路的一实施例，其中，每个该哈希算法IP核中包含8个32比特寄存器、8条加法器和移位寄存器组成的数据通路以及消息扩展单元。
根据本发明的并行哈希计算电路的一实施例，其中，该初始值寄存器为256比特的寄存器。
根据本发明的并行哈希计算电路的一实施例，其中，该控制模块的输出端与消息暂存模块的输入端读使能信号以及地址信号相连，该消息暂存模块的输出端与该消息填充模块的输入端相连；该控制模块的输出端与消息填充模块的填充使能信号相连，该消息填充模块的输出端与哈希算法迭代模块的输入端连接，该控制模块的输出端与该哈希算法迭代模块输入端计算使能信号相连；哈希算法迭代模块输出端与初始值寄存器的输入端相连，初始值寄存器的输出端与哈希算法迭代模块输入端相连。
根据本发明的并行哈希计算电路的一实施例，其中，该控制模块通过数据总线读取哈希算法中共用消息的64比特的消息长度信息，根据消息长度信息读取共用消息并存入该消息暂存模块，当该消息暂存模块的SRAM存满一个512比特消息分组后，通过该消息填充模块将填充后的结果输给哈希算法迭代模块。
根据本发明的并行哈希计算电路的一实施例，其中，该控制模块控制一个哈希算法IP核进行计算，哈希算法迭代模块对512比特的消息分组进行消息扩展产生64个32比特的字，每个字被用在哈希算法的每一轮迭代中，重复进行64轮迭代，得到256比特的计算结果，重复上述过程直到不同消息的相同部分计算完毕，将计算结果作为初始值输入到该初始值寄存器。
根据本发明的并行哈希计算电路的一实施例，其中，当计算不同消息的不同部分时，该控制模块读取该初始值寄存器中的初始值，并将初始值赋给哈希算法迭代模块的各个哈希算法IP核，在后续的计算中，这个计算结果值作为初始值使用。
综上，本发明的低功耗并行哈希计算电路针对不同消息采用了并行计算的方法，并在计算不同消息的相同部分时，只使用一个哈希算法IP核进行计算，节省了电路的功耗。本文中所述电路可以应用于非对称密码算法的辅助函数，密钥派生函数(KDF)中，也可以应用于区块链等技术中。
附图说明
图1所示为本发明的一种低功耗并行哈希计算电路图；
图2所示为本发明的哈希算法迭代模块的模块图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1所示为本发明的一种低功耗并行哈希计算电路图，如图1所示，低功耗并行哈希计算电路包括：控制模块1、消息填充模块3、哈希算法迭代模块4、消息暂存模块2和初始值寄存器5。
如图1所示，控制模块1连接消息暂存模块2、消息填充模块3以及哈希算法迭代模块4。初始值寄存器5连接哈希算法迭代模块4。
图2所示为本发明的哈希算法迭代模块的模块图，如图1以及图2所示，控制模块1用于控制读取数据和其他模块使能，具体来说控制模块1包含有限状态机，产生用于读取消息暂存模块2中存储数据的读使能信号和地址信号，以及用于哈希算法迭代模块4的计算使能信号和用于消息填充模块3的填充使能信号。消息暂存模块2用于输入的信息暂存。消息填充模块3根据消息的长度，在消息进行比特填充。哈希算法迭代模块4包含多个哈希算法IP核6，用于进行哈希运算。初始值寄存器5用于提供给哈希算法迭代模块4初始值。
如图1所示，对于一具体实施例，消息暂存模块2是32比特位宽，深度16的SRAM。消息填充模块3根据消息的长度，判断消息最后一位所在的位置(最后一位所在的位置是指消息的最后一位存在的消息暂存模块2中的比特位置)，并使用移位和“或”操作在消息最后一位后面补充一比特“1”，若干比特“0”和64比特的消息长度信息，使得填充后的消息是512比特的整数倍。
如图1所示，对于一具体实施例，哈希算法迭代模块4包含多个哈希算法IP核6(可配置哈希算法IP核6的个数)，每个哈希算法IP核6中包含8个32比特寄存器、8条加法器和移位寄存器组成的数据通路以及将512比特的消息分组扩展成64个32比特的字的消息扩展单元，消息扩展单元由移位、循环移位和异或操作组成。初始值寄存器5是256比特的寄存器。
如图1所示，控制模块1的输出端包括：读消息暂存模块2使能信号r_en、地址信号addr，消息填充模块3填充使能信号padding_en，哈希算法迭代模块4计算使能信号SHA_en。控制模块1的输出端r_en、addr与消息暂存模块2的输入端读使能信号r_en、地址信号addr相连，消息暂存模块2的输出端数据信号data与消息填充模块3输入端数据信号data相连。控制模块1的输出端padding_en与消息填充模块3填充使能信号padding_en相连，消息填充模块3输出端padding_data与哈希算法迭代模块4输入端数据信号SHA_data相连。控制模块1的输出端SHA_en与哈希算法迭代模块4输入端计算使能信号SHA_en相连。哈希算法迭代模块4输出端Hash与初始值寄存器5输入端相连，初始值寄存器5输出端与哈希算法迭代模块4输入端IV相连。哈希算法迭代模块4输出端Hash作为输出与下一模块相连。
如图1所示，控制模块1通过AXI数据总线读取哈希算法中共用消息的64比特的消息长度信息length，根据消息长度信息读取共用消息data并存入消息暂存模块2。当消息暂存模块2的SRAM存满一个512比特消息分组后，通过消息填充模块3将填充后的结果输给哈希算法迭代模块4。在这一过程中，由于输入的是512比特的消息块，这样的消息块就是消息分组，因此消息填充模块3将输入的数据直接输出。此时控制模块1的输出端SHA_en仅控制一个哈希算法IP核6进行计算，即第一个哈希算法IP核6的计算使能信号赋为1，其余哈希算法IP核6的计算使能信号赋为0。哈希算法迭代模块4对512比特的消息分组进行消息扩展产生64个32比特的字，每个字被用在哈希算法的每一轮迭代中，重复进行64轮迭代，得到256比特的计算结果，重复上述过程直到不同消息的相同部分计算完毕，将计算结果输入到初始值寄存器5。
如图1所示，当计算不同消息的不同部分时，控制模块1读取初始值寄存器5中的上述的计算结果值，并将这个计算结果值赋给哈希算法迭代模块4的各个哈希算法IP核6，在后续的计算中，这个计算结果值作为初始值使用。接着，控制模块1读取消息暂存模块2中的不同消息的不同部分data，消息暂存模块2中存储的数据进入消息填充模块3，消息填充模块3进行消息填充，即在消息最后一位后面补充一比特“1”，若干比特“0”和64比特的消息长度信息，使得填充后的消息是512比特的整数倍。如果当前消息data刚好填满一个512比特，则在下一个512比特中，补充一比特“1”，447个比特“0”和64比特的消息长度信息。
如图1所示，将填充后的结果输给哈希算法迭代模块4，此时控制模块1的输出端SHA_en控制所有哈希算法IP核6进行计算，即所有哈希算法IP核6的计算使能信号均为1。哈希算法迭代模块4对512比特的消息分组进行迭代，即哈希算法迭代模块4对512比特的消息分组进行消息扩展产生64个32比特的字，每个字被用在哈希算法的每一轮迭代中，重复进行64轮迭代，得到256比特的哈希值。直到所有消息计算完毕。最后计算得到的所有哈希值按顺序输出。
如图1所示，对于本发明并行哈希计算电路的一具体实施例，在非对称密码算法的辅助函数，密钥派生函数(KDF)中，密钥派生函数根据一个共享的秘密比特串(派生种子)派生出一个指定长度的密钥数据。密钥派生函数计算(Z||count)的哈希值，其中，Z是派生种子(即上述的哈希算法中共用消息)，count是计数器，count不断加1，直到产生指定长度的密钥数据。采用本发明并行哈希计算电路计算密钥派生函数时，工作过程包括：
如图1所示，控制模块1通过AXI数据总线读取Z的64比特的消息长度信息length，根据消息长度信息读取Z并存入消息暂存模块2。消息暂存模块2每次可以存储16*32即512比特的数据，即将派生种子Z分为512比特的消息分组Z0，Z1，……，Zn-1(若Z的长度不是512的整数倍，则Zn-1不满512比特)。下面计算不同消息的相同部分Z0～Zn-2：当SRAM存满一个512比特消息分组Zi后，通过消息填充模块3将填充后的结果输给哈希算法迭代模块4。在这一过程中，由于输入的是512比特的消息块，这样的消息块就是消息分组，因此消息填充模块3将输入的数据直接输出。此时控制模块1的输出端SHA_en控制只有一个哈希算法IP核6进行计算，即第一个哈希算法IP核6的计算使能信号赋为1，其余哈希算法IP核6的计算使能信号赋为0。哈希算法迭代模块4使用一个哈希算法IP核6顺序计算Z0，Z1，……，Zn-2的哈希值，即分别对Z的消息分组Z0，Z1，……，Zn-2进行消息扩展产生64个32比特的字，每个字被用在哈希算法的每一轮迭代中，重复进行64轮迭代，得到256比特的计算结果，直到Zn-2计算完毕，将计算结果输入到初始值寄存器5。
如图1所示，当计算(Zn-1||count)，即不同消息的不同部分时，控制模块1读取初始值寄存器5中的上述的计算结果值，并将这个计算结果值赋给哈希算法迭代模块4的各个哈希算法IP核6，在后续的计算中，这个计算结果值作为初始值使用。接着，控制模块1读取消息暂存模块2中的Zn-1，消息暂存模块2中存储的Zn-1进入消息填充模块3，消息填充模块3进行消息填充，即分别在Zn-1的最后一位后面拼接count，count+1，……count+i(其中i与密钥产生的长度相关)的值，一比特“1”，若干比特“0”和64比特的消息长度信息，使得填充后的消息是512比特的整数倍。如果Zn-1和count刚好填满一个512比特，则在下一个512比特中，补充一比特“1”，447个比特“0”和64比特的消息长度信息。将填充后的结果分别输给哈希算法迭代模块4的多个哈希算法IP核6，此时控制模块1的输出端SHA_en控制所有哈希算法IP核6进行计算，即所有哈希算法IP核6的计算使能信号均为1。哈希算法迭代模块4对上述填充后的512比特的消息分组进行迭代，即哈希算法迭代模块4对512比特的消息分组进行消息扩展产生64个32比特的字，每个字被用在哈希算法的每一轮迭代中，重复进行64轮迭代，得到256比特的哈希值。最后计算得到的多个256比特哈希值拼接起来，即为需要输出的密钥数据。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种并行哈希计算电路，其特征在于，包括：控制模块、消息填充模块、哈希算法迭代模块、消息暂存模块和初始值寄存器；
该控制模块连接消息暂存模块、该消息填充模块以及该哈希算法迭代模块，该初始值寄存器连接该哈希算法迭代模块；
该控制模块用于控制读取数据发送使能信号；该消息暂存模块用于对输入的信息暂存；该消息填充模块用于根据消息的长度，对该消息暂存模块的输出消息进行比特填充；该哈希算法迭代模块包含多个哈希算法IP核，用于进行哈希运算；该初始值寄存器用于提供给哈希算法迭代模块初始值。
2.如权利要求1所述的并行哈希计算电路，其特征在于，该控制模块的该使能信号包含用于读取消息暂存模块中存储数据的读使能信号和地址信号，用于哈希算法迭代模块的计算使能信号和用于消息填充模块的填充使能信号。
3.如权利要求1所述的并行哈希计算电路，其特征在于，该消息暂存模块是32比特位宽，深度16的静态随机存取存储器。
4.如权利要求1所述的并行哈希计算电路，其特征在于，该消息填充模块用于根据消息的长度，判断消息在该消息暂存模块中的最后一位所在的位置，在消息最后一位后面补充一比特1，若干比特0和64比特的消息长度信息，使得填充后的消息是512比特的整数倍。
5.如权利要求1所述的并行哈希计算电路，其特征在于，每个该哈希算法IP核中包含8个32比特寄存器、8条加法器和移位寄存器组成的数据通路以及消息扩展单元。
6.如权利要求5所述的并行哈希计算电路，其特征在于该初始值寄存器为256比特的寄存器。
7.如权利要求1所述的并行哈希计算电路，其特征在于，该控制模块的输出端与消息暂存模块的输入端读使能信号以及地址信号相连，该消息暂存模块的输出端与该消息填充模块的输入端相连；该控制模块的输出端与消息填充模块的填充使能信号相连，该消息填充模块的输出端与哈希算法迭代模块的输入端连接，该控制模块的输出端与该哈希算法迭代模块输入端计算使能信号相连；哈希算法迭代模块输出端与初始值寄存器的输入端相连，初始值寄存器的输出端与哈希算法迭代模块输入端相连。
8.如权利要求1所述的并行哈希计算电路，其特征在于，该控制模块通过数据总线读取哈希算法中共用消息的64比特的消息长度信息，根据消息长度信息读取共用消息并存入该消息暂存模块，当该消息暂存模块的SRAM存满一个512比特消息分组后，通过该消息填充模块将填充后的结果输给哈希算法迭代模块。
9.如权利要求1所述的并行哈希计算电路，其特征在于，该控制模块控制一个哈希算法IP核进行计算，哈希算法迭代模块对512比特的消息分组进行消息扩展产生64个32比特的字，每个字被用在哈希算法的每一轮迭代中，重复进行64轮迭代，得到256比特的计算结果，重复上述过程直到不同消息的相同部分计算完毕，将计算结果作为初始值输入到该初始值寄存器。
10.如权利要求4所述的并行哈希计算电路，其特征在于，当计算不同消息的不同部分时，该控制模块读取该初始值寄存器中的初始值，并将初始值赋给哈希算法迭代模块的各个哈希算法IP核，在后续的计算中，这个计算结果值作为初始值使用。
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