CN108388147B - 一种实时故障注入时序资源优化方法及其系统 - Google Patents

一种实时故障注入时序资源优化方法及其系统 Download PDF

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CN108388147B CN201810146226.0A CN201810146226A CN108388147B CN 108388147 B CN108388147 B CN 108388147B CN 201810146226 A CN201810146226 A CN 201810146226A CN 108388147 B CN108388147 B CN 108388147B
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Abstract

本发明涉及电力电子数字仿真技术领域，公开了一种实时故障注入时序资源优化方法及其系统，以能解决故障注入情况下的FPGA时序错误问题，同时优化FPGA逻辑资源，可为高速列车传动控制系统的实时仿真与故障注入提供一个稳定可靠的模拟环境；本发明的方法包括建立传动系统模型，采用FPGA开发平台分析对应传动系统模型的时序逻辑电路；遍历时序逻辑电路中所有时序起点终点对以及其间的组合逻辑电路，建立传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图
Figure DDA0001578913570000011
遍历GO中的每条时序路径的时间裕量和
Figure DDA0001578913570000012
中的每条时序路径的时间裕量，然后迭代更新计算
Figure DDA0001578913570000013
中每条时序路径的时间裕量，直至每条时序路径的时间裕量满足要求。

Description

一种实时故障注入时序资源优化方法及其系统
技术领域
本发明涉及电力电子数字仿真技术领域，尤其涉及一种实时故障注入时序资源优化方法及其系统。
背景技术
随着现代轨道交通技术的不断发展，高速列车的安全性已经成为高速铁路运行与发展的首要问题，传动控制系统作为高速列车运行安全的关键系统之一，也是高速列车高发故障的主要来源之一，为了传动控制系统的安全可靠运行，同时降低研发成本、缩短研制周期和车上调试时间、减少验证时间，所有故障诊断技术在投入运行使用之前，都必须通过实验室的实时仿真实验验证。
目前，现有实时仿真实验多采用硬件在环的仿真方式，其中现场可编程逻辑门FPGA被广泛运用在硬件在环仿真实验当中，尽管FPGA具有强大并行处理能力和灵活可重配置能力，能够精确快速地对模型中的常微分方程进行解算，但由于传动控制系统主电路包含变压器、变流器和电机等多个部件模型，使得模型解算过程大量占用FPGA逻辑资源，特别是在进行实时故障注入时，加入故障注入信号模型会带来一系列问题，例如模型解算的时序错误，并增加FPGA逻辑资源的占用。
因此，现需提供一种能解决故障注入情况下的FPGA时序错误问题，同时优化FPGA逻辑资源，可为高速列车传动控制系统的实时仿真与故障注入提供一个稳定可靠的模拟环境的实时故障注入时序资源优化方法及其系统。
发明内容
本发明目的在于提供一种实时故障注入时序资源优化方法及其系统，以解决故障注入情况下的FPGA时序错误问题，同时优化FPGA逻辑资源，可为高速列车传动控制系统的实时仿真与故障注入提供一个稳定可靠的模拟环境。
为实现上述目的，本发明提供了一种传动控制系统实时故障注入时序资源优化方法，包括以下步骤：
S1：建立传动系统模型，采用FPGA开发平台分析对应所述传动系统模型的时序逻辑电路；
S2：遍历所述时序逻辑电路中所有时序起点终点对以及其间的组合逻辑电路，分别建立所述传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图Gfn(0)；
S3：遍历所述正常运行状态下的时序有向图GO中的每条时序路径的时间裕量，得到第一时间裕量集；遍历所述故障运行状态下的时序有向图Gfn(0)中的每条时序路径的时间裕量，得到第二时间裕量集，然后选取所述第二时间裕量集中小于0的时序路径，在该时序路径中加入新的翻转寄存器对该时序路径进行分割；
S4：基于上述步骤S3迭代更新计算所述第二时间裕量集中每条时序路径的时间裕量，直至每条时序路径的时间裕量大于等于0且小于GO中的最小时间裕量，以得到加入的翻转寄存器个数kn，和更新后的在故障运行状态下的时序有向图Gfn(kn)。
优选地，所述步骤S2具体包括以下步骤：
S21：定义FPGA中所有时序逻辑电路的时序起点终点对集合(VS,VF)为：
(VS,VF)＝{(vS1,vF1),L,(vSi,vFi),L,(vSj,vFj)}，j∈N+
式中，VS为时序逻辑电路中相邻两个翻转寄存器的前一个翻转寄存器的输出节点，VF为时序逻辑电路中相邻两个翻转寄存器的后一个翻转寄存器的输入节点，(vS1,vF1)为时序逻辑电路中第一对时序起点终点对，(vSi,vFi)为时序逻辑电路中第i对时序起点终点对，(vSj,vFj)为时序逻辑电路中第j对时序起点终点对，j为端点对总数；
S22：根据每对时序起点终点对(vSi,vFi)之间的组合逻辑电路CLi，定义CLi的时序有向子图Gi(Vi,Ei)为：
Gi(Vi,Ei),i∈{1,2,L,j}；
式中，Vi为CLi中每个逻辑运算符的输入与输出节点，且
Figure BDA0001578913550000021
Ei为每个逻辑运算符的输入与输出节点之间的有向边，且
Figure BDA0001578913550000022
mi为vSi与vFi之间的输入输出节点个数；
S23：遍历时序逻辑电路中所有时序起点终点对(vSi,vFi)和组合逻辑电路CLi中的时序路径，建立所述传动系统模型在正常运行状态下的时序有向图GO：
GO＝{GO1,GO2,L,GOi,L，GOJ}；
式中，GOi(VOi,EOi),i∈{1,2,L,J}，J为GO中时序有向子图个数，且J∈{1,2,L,j}；
S24：加入故障注入信号模型fn，遍历时序逻辑电路中所有时序起点终点对(vSi,vFi)和组合逻辑电路CLi中的时序路径，建立所述传动系统模型在故障运行状态下的初始时序有向图
Figure BDA0001578913550000031
Figure BDA0001578913550000032
式中，
Figure BDA0001578913550000033
为
Figure BDA0001578913550000034
中时序有向子图个数，且
Figure BDA0001578913550000035
优选地，所述步骤S3具体包括以下步骤：
S31：定义CLi中每条有向边Ei对应的计算时间延迟δi为：
Figure BDA0001578913550000036
S32：对于每个时序终点vFi∈VF，定义计算结果传输到该时序终点的实际时间延迟tA(vFi)为：
Figure BDA0001578913550000037
式中，IN(vFi)为指向时序终点vFi所有时序路径上的时间节点集合，δimi,Fi为有向边eimi,Fi上存在的时间延迟；
S33：对于每个时序终点vFi∈VF，定义计算结果传输到该时序终点的时间延迟期望值tR(vFi)为：
tR(vFi)＝τ；
式中，τ为FPGA的固有时钟大小；
S34：对于每个时序终点vFi∈VF，根据所述步骤S32和S33，定义时间裕量Slack为：
slack(vFi)＝tR(vFi)-tA(vFi)；
S35：遍历所述正常运行状态下的时序有向图GO中的每条时序路径得到第一时间裕量集，并寻找所述第一时间裕量集中的最小时间裕量
Figure BDA0001578913550000041
与最大时间裕量
Figure BDA0001578913550000042
S36：遍历所述故障运行状态下的时序有向图
Figure BDA0001578913550000043
中每条时序路径得到第二时间裕量集，并寻找所述第二时间裕量集中的最小时间裕量
Figure BDA0001578913550000044
与最大时间裕量
Figure BDA0001578913550000045
并记录
Figure BDA0001578913550000046
的时序路径
Figure BDA0001578913550000047
其中
Figure BDA0001578913550000048
优选地，所述步骤S4具体包括以下步骤：
S41：在
Figure BDA0001578913550000049
的时序路径
Figure BDA00015789135500000410
上，加入新的翻转寄存器，将时序起点终点对
Figure BDA00015789135500000411
之间的时序路径分割为多个时序有向子图，并对实时故障注入时序有向图进行迭代更新，得到更新后的实时故障注入时序有向图
Figure BDA00015789135500000412
S42：对每一次迭代更新后的故障注入时序有向图
Figure BDA00015789135500000413
计算时间裕量
Figure BDA00015789135500000414
为：
Figure BDA00015789135500000415
式中，slackk-1为加入k-1个翻转寄存器后的时间裕量，
Figure BDA00015789135500000416
为时序路径上的延迟敏感度，△L(k)为加入第k-1个与第k个翻转寄存器之间的时序路径长度变化量；
S43：以
Figure BDA00015789135500000417
为条件计算得到加入的翻转寄存器个数kn，最终得到更新后的在故障运行状态下的时序有向图
Figure BDA00015789135500000418
与上述方法相对应地，本发明还提供一种传动控制系统实时故障注入时序资源优化系统，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其中，所述处理器执行所述程序时实现上述方法的步骤。
本发明具有以下有益效果：
本发明提供一种传动控制系统实时故障注入时序资源优化方法及其系统，通过遍历传动系统模型中所有时序起点终点对以及其间的组合逻辑电路，分别建立所述传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图
Figure BDA00015789135500000419
然后遍历正常运行状态下的时序有向图GO中的每条时序路径的时间裕量，得到第一时间裕量集；遍历故障运行状态下的时序有向图
Figure BDA00015789135500000420
中的每条时序路径的时间裕量，得到第二时间裕量集，选取第二时间裕量集中小于0的时序路径，在该时序路径中加入新的翻转寄存器对该时序路径进行分割，并迭代更新计算第二时间裕量集中每条时序路径的时间裕量，直至每条时序路径的时间裕量大于等于0且小于GO中的最小时间裕量，以得到加入的翻转寄存器个数kn，和更新后的在故障运行状态下的时序有向图
Figure BDA0001578913550000051
该方法和系统能解决故障注入情况下的FPGA时序错误问题，同时优化FPGA逻辑资源，可为高速列车传动控制系统的实时仿真与故障注入提供一个稳定可靠的模拟环境。
下面将参照附图，对本发明作进一步详细的说明。
附图说明
构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是本发明优选实施例的传动控制系统实时故障注入时序资源优化方法流程图；
图2是本发明优选实施例的FPGA中完成模型解算功能的时序逻辑电路示意图；
图3是本发明优选实施例的组合逻辑电路示意图；
图4是本发明优选实施例的正常运行状态下传动系统模型的时序有向子图；
图5是本发明优选实施例的故障运行状态下传动系统模型的时序有向子图；
图6是本发明优选实施例的传感器故障卡死注入后，电机定子U相电流图；
具体实施方式
以下结合附图对本发明的实施例进行详细说明，但是本发明可以由权利要求限定和覆盖的多种不同方式实施。
实施例1
参见图1，本发明提供了一种传动控制系统实时故障注入时序资源优化方法，包括以下步骤：
S1：建立传动系统模型，采用FPGA开发平台分析对应所述传动系统模型的时序逻辑电路；
S2：遍历时序逻辑电路中所有时序起点终点对以及其间的组合逻辑电路，分别建立传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图
Figure BDA0001578913550000052
S3：遍历正常运行状态下的时序有向图GO中的每条时序路径的时间裕量，得到第一时间裕量集；遍历故障运行状态下的时序有向图Gfn(0)中的每条时序路径的时间裕量，得到第二时间裕量集，然后选取第二时间裕量集中小于0的时序路径，在该时序路径中加入新的翻转寄存器对该时序路径进行分割；
S4：基于上述步骤S3迭代更新计算第二时间裕量集中每条时序路径的时间裕量，直至每条时序路径的时间裕量大于等于0且小于GO中的最小时间裕量，以得到加入的翻转寄存器个数kn，和更新后的在故障运行状态下的时序有向图
Figure BDA0001578913550000061
具体地，如图2所示，由FPGA中的时序逻辑电路完成对传动模型的实时解算，该时序逻辑电路由翻转寄存器与组合逻辑电路构成，该组合逻辑电路如图3所示。
作为本实施例优选的实施方式，步骤S2具体包括以下步骤：
S21：定义FPGA中所有时序逻辑电路的时序起点终点对集合(VS,VF)为：
(VS,VF)＝{(vS1,vF1),L,(vSi,vFi),L,(vSj,vFj)}，j∈N+
式中，VS为时序逻辑电路中相邻两个翻转寄存器的前一个翻转寄存器的输出节点，VF为时序逻辑电路中相邻两个翻转寄存器的后一个翻转寄存器的输入节点，(vS1,vF1)为时序逻辑电路中第一对时序起点终点对，(vSi,vFi)为时序逻辑电路中第i对时序起点终点对，(vSj,vFj)为时序逻辑电路中第j对时序起点终点对，j为端点对总数，即时序起点终点对的取值范围大于等于1小于等于j，且时序逻辑电路中翻转寄存器总个数为j+1个。
需要说明的是，参见图2，以图2中示出的第一组相邻两个翻转寄存器为例，其中，图中的组合逻辑电路CL1的上一个翻转寄存器FF和下一个翻转寄存器FF为两个相邻的翻转寄存器。即vS1为时序逻辑电路中相邻两个翻转寄存器的前一个翻转寄存器的输出节点，vF1为时序逻辑电路中相邻两个翻转寄存器的后一个翻转寄存器的输入节点。
S22：根据每对时序起点终点对(vSi,vFi)之间的组合逻辑电路CLi，定义CLi的时序有向子图Gi(Vi,Ei)为：
Gi(Vi,Ei),i∈{1,2,L,j}；
式中，Vi为CLi中每个逻辑运算符的输入与输出节点，且
Figure BDA0001578913550000062
Ei为每个逻辑运算符的输入与输出节点之间的有向边，且
Figure BDA0001578913550000071
mi为vSi与vFi之间的输入输出节点个数。值得注意的是，以
Figure BDA0001578913550000072
为例进行释义说明，
Figure BDA0001578913550000073
表示节点vSi至节点
Figure BDA0001578913550000074
的有向边。
S23：遍历时序逻辑电路中所有时序起点终点对(vSi,vFi)和组合逻辑电路
Figure BDA0001578913550000075
中的时序路径，建立传动系统模型在正常运行状态下的时序有向图GO：
GO＝{GO1,GO2,L,GOi,L，GOJ}；
式中，GOi(VOi,EOi),i∈{1,2,L,J}，J为GO中时序有向子图个数，其中，值得说明的是
Figure BDA0001578913550000076
为正整数，且J∈{1,2,L,j}，GOi为其中的第i个时序有向子图。正常运行状态下，传动系统模型的时序有向子图如图4所示。
S24：加入故障注入信号模型fn，遍历时序逻辑电路中所有时序起点终点对(vSi,vFi)和组合逻辑电路
Figure BDA0001578913550000077
中的时序路径，建立传动系统模型在故障运行状态下的初始时序有向图
Figure BDA0001578913550000078
Figure BDA0001578913550000079
式中，
Figure BDA00015789135500000710
为
Figure BDA00015789135500000711
中时序有向子图个数，其中，值得说明的是
Figure BDA00015789135500000712
为正整数，且
Figure BDA00015789135500000713
故障运行状态下，传动系统模型的时序有向子图如图5所示。
需要说明的是，故障注入信号模型fn中n为故障类型数，其故障类型有多种，例如传感器卡死故障，牵引变流器开路故障以及电机的转子故障等。具体地，传感器故障卡死注入后，电机定子U相电流图如图6所示。
作为本实施例优选的实施方式，步骤S3具体包括以下步骤：
S31：定义CLi中每条有向边Ei对应的计算时间延迟δi为：
Figure BDA00015789135500000714
式中，
Figure BDA00015789135500000715
表示有向边
Figure BDA00015789135500000716
上的延迟时间。并依此可知
Figure BDA00015789135500000717
为有向边
Figure BDA00015789135500000718
上的延迟时间，
Figure BDA00015789135500000719
有向边
Figure BDA00015789135500000720
上的延迟时间。
S32：对于每个时序终点vFi∈VF，定义计算结果传输到该时序终点的实际时间延迟tA(vFi)为：
Figure BDA0001578913550000081
式中，IN(vFi)为指向时序终点vFi所有时序路径上的时间节点集合，
Figure BDA0001578913550000082
为有向边
Figure BDA0001578913550000083
上存在的时间延迟；
S33：对于每个时序终点vFi∈VF，定义计算结果传输到该时序终点的时间延迟期望值tR(vFi)为：
tR(vFi)＝τ；
式中，τ为FPGA的固有时钟大小；
S34：对于每个时序终点vFi∈VF，根据步骤S32和S33，定义时间裕量Slack为：
slack(vFi)＝tR(vFi)-tA(vFi)；
S35：遍历正常运行状态下的时序有向图GO中的每条时序路径得到第一时间裕量集，并寻找第一时间裕量集中的最小时间裕量
Figure BDA0001578913550000084
与最大时间裕量
Figure BDA0001578913550000085
S36：遍历故障运行状态下的时序有向图
Figure BDA0001578913550000086
中每条时序路径得到第二时间裕量集，并寻找第二时间裕量集中的最小时间裕量
Figure BDA0001578913550000087
与最大时间裕量
Figure BDA0001578913550000088
并记录
Figure BDA0001578913550000089
的时序路径
Figure BDA00015789135500000810
其中
Figure BDA00015789135500000811
作为本实施例优选的实施方式，步骤S4具体包括以下步骤：
S41：在
Figure BDA00015789135500000812
的时序路径
Figure BDA00015789135500000813
上，加入新的翻转寄存器。值得说明的是，加入新的翻转寄存器即加入新的时序起点终点对集合
Figure BDA00015789135500000814
且该新的翻转寄存器将时序起点终点对
Figure BDA00015789135500000815
之间的时序路径分割为多个时序有向子图
Figure BDA00015789135500000816
并对实时故障注入时序有向图进行迭代更新，得到更新后的实时故障注入时序有向图
Figure BDA00015789135500000817
S42：对每一次迭代更新后的故障注入时序有向图
Figure BDA00015789135500000818
计算时间裕量
Figure BDA00015789135500000819
为：
Figure BDA00015789135500000820
式中，slackk-1为加入k-1个翻转寄存器后的时间裕量，
Figure BDA00015789135500000821
为时序路径上的延迟敏感度，△L(k)为加入第k-1个与第k个翻转寄存器之间的时序路径长度变化量；
S43：以
Figure BDA0001578913550000091
为条件计算得到加入的翻转寄存器个数kn，最终得到更新后的在故障运行状态下的时序有向图
Figure BDA0001578913550000092
具体地，在实时故障注入下，优化后的时间裕量分析表如下表1所示，优化后的FPGA逻辑资源占用率如下表2所示：
表1优化后的时间裕量分析表
实时故障注入 最大时间裕量 最小时间裕量
变流器开路故障 0.103ns 0.009ns
三相电流卡死故障 0.104ns 0.002ns
电机断条故障 0.104ns 0.002ns
通过上述表1可知，通过该优化方法，故障注入后时序路径的时间裕量都大于零，即故障注入的时序得到了成功优化。
表2优化后的FPGA逻辑资源占用率
仿真场景 FPGA逻辑资源占用率
正常运行 12％
变流器开路故障 13％
三相电流卡死故障 12％
电机断条故障 15％
通过上述表2可知，通过该优化方法，故障注入后逻辑资源的占用率跟正常状态的资源占用对比，并没有明显变化，即优化成功。
实施例2
与上述方法实施例相对应地，本实施例提供一种传动控制系统实时故障注入时序资源优化系统，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其中，所述处理器执行所述程序时实现上述方法的步骤。
如上所述，本发明提供一种传动控制系统实时故障注入时序资源优化方法及其系统，通过遍历传动系统模型中所有时序起点终点对以及其间的组合逻辑电路，分别建立所述传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图
Figure BDA0001578913550000093
然后遍历正常运行状态下的时序有向图GO中的每条时序路径的时间裕量，得到第一时间裕量集；遍历故障运行状态下的时序有向图
Figure BDA0001578913550000094
中的每条时序路径的时间裕量，得到第二时间裕量集，选取第二时间裕量集中小于0的时序路径，在该时序路径中加入新的翻转寄存器对该时序路径进行分割，并迭代更新计算第二时间裕量集中每条时序路径的时间裕量，直至每条时序路径的时间裕量大于等于0且小于GO中的最小时间裕量，以得到加入的翻转寄存器个数kn，和更新后的在故障运行状态下的时序有向图
Figure BDA0001578913550000101
该方法和系统能解决故障注入情况下的FPGA时序错误问题，同时优化FPGA逻辑资源，可为高速列车传动控制系统的实时仿真与故障注入提供一个稳定可靠的模拟环境。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种传动控制系统实时故障注入时序资源优化方法，其特征在于，包括以下步骤：
S1：建立传动系统模型，采用FPGA开发平台分析对应所述传动系统模型的时序逻辑电路；
S2：遍历所述时序逻辑电路中所有时序起点终点对以及其间的组合逻辑电路，分别建立所述传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图
Figure FDA00029000592400000113
S3：遍历所述正常运行状态下的时序有向图GO中的每条时序路径的时间裕量，得到第一时间裕量集，并寻找所述第一时间裕量集中的最小时间裕量
Figure FDA0002900059240000011
遍历所述故障运行状态下的初始时序有向图
Figure FDA00029000592400000114
中的每条时序路径的时间裕量，得到第二时间裕量集，并寻找所述第二时间裕量集中的最小时间裕量
Figure FDA0002900059240000012
然后选取所述第二时间裕量集中的最小时间裕量
Figure FDA0002900059240000013
小于0的时序路径，在该时序路径中加入新的翻转寄存器对该时序路径进行分割；
S4：基于上述步骤S3迭代更新计算所述第二时间裕量集中每条时序路径的时间裕量，直至每条时序路径的时间裕量大于等于0且小于GO中的最小时间裕量，以得到加入的翻转寄存器个数kn，和更新后的在故障运行状态下的时序有向图
Figure FDA0002900059240000014
所述步骤S4具体包括以下步骤：
S41：在
Figure FDA0002900059240000015
的时序路径
Figure FDA0002900059240000016
上，加入新的翻转寄存器，将时序起点终点对
Figure FDA0002900059240000017
之间的时序路径分割为多个时序有向子图，并对实时故障注入时序有向图进行迭代更新，得到更新后的实时故障注入时序有向图
Figure FDA0002900059240000018
S42：对每一次迭代更新后的实时故障注入时序有向图
Figure FDA0002900059240000019
计算时间裕量
Figure FDA00029000592400000110
为：
Figure FDA00029000592400000111
式中，slackk-1为加入k-1个翻转寄存器后的时间裕量，
Figure FDA00029000592400000112
为时序路径上的延迟敏感度，ΔL(k)为加入第k-1个与第k个翻转寄存器之间的时序路径长度变化量，其中，VF为时序逻辑电路中相邻两个翻转寄存器的后一个翻转寄存器的输入节点；
S43：以
Figure FDA0002900059240000021
为条件计算得到加入的翻转寄存器个数kn，最终得到更新后的在故障运行状态下的时序有向图
Figure FDA00029000592400000217
2.根据权利要求1所述的传动控制系统实时故障注入时序资源优化方法，其特征在于，所述步骤S2具体包括以下步骤：
S21：定义FPGA中所有时序逻辑电路的时序起点终点对集合(VS,VF)为：
(VS,VF)＝{(vS1,vF1),…,(vSi,vFi),…,(vSj,vFj)}，j∈N+
式中，VS为时序逻辑电路中相邻两个翻转寄存器的前一个翻转寄存器的输出节点，VF为时序逻辑电路中相邻两个翻转寄存器的后一个翻转寄存器的输入节点，(vS1,vF1)为时序逻辑电路中第一对时序起点终点对，(vSi,vFi)为时序逻辑电路中第i对时序起点终点对，(vSj,vFj)为时序逻辑电路中第j对时序起点终点对，j为端点对总数；
S22：根据每对时序起点终点对(vSi,vFi)之间的组合逻辑电路CLi，定义CLi的时序有向子图Gi(Vi,Ei)为：
Gi(Vi,Ei),i∈{1,2,…,j}；
式中，Vi为CLi中每个逻辑运算符的输入与输出节点，且
Figure FDA0002900059240000022
其中，
Figure FDA0002900059240000023
为时序有向子图Gi(Vi,Ei)的第1个中间节点，
Figure FDA0002900059240000024
为时序有向子图Gi(Vi,Ei)的第2个中间节点，
Figure FDA0002900059240000025
为时序有向子图Gi(Vi,Ei)的第mi个中间节点；Ei为每个逻辑运算符的输入与输出节点之间的有向边，且
Figure FDA0002900059240000026
mi为vSi与vFi之间的输入输出节点个数，
Figure FDA0002900059240000027
为节点vSi至节点
Figure FDA0002900059240000028
的有向边；
Figure FDA0002900059240000029
为节点
Figure FDA00029000592400000210
至节点
Figure FDA00029000592400000211
的有向边；
Figure FDA00029000592400000212
为节点
Figure FDA00029000592400000213
至节点
Figure FDA00029000592400000214
的有向边；
Figure FDA00029000592400000215
为从节点
Figure FDA00029000592400000216
至节点vFi的有向边；
S23：遍历时序逻辑电路中所有时序起点终点对(vSi,vFi)和组合逻辑电路CLi中的时序路径，建立所述传动系统模型在正常运行状态下的时序有向图GO：
GO＝{GO1,GO2,…,GOi…，GOJ}；
式中，GOi,i∈{1,2,…,J}，J为GO中时序有向子图个数，且J∈{1,2,…,j}，GOi为其中的第i个时序有向子图；
S24：加入故障注入信号模型fn，遍历时序逻辑电路中所有时序起点终点对(vSi,vFi)和组合逻辑电路CLi中的时序路径，建立所述传动系统模型在故障运行状态下的初始时序有向图
Figure FDA0002900059240000031
Figure FDA0002900059240000032
式中，
Figure FDA0002900059240000033
为
Figure FDA0002900059240000034
中时序有向子图个数，且
Figure FDA0002900059240000035
3.根据权利要求2所述的传动控制系统实时故障注入时序资源优化方法，其特征在于，所述步骤S3具体包括以下步骤：
S31：定义CLi中每条有向边Ei对应的计算时间延迟δi为：
Figure FDA0002900059240000036
式中，
Figure FDA0002900059240000037
表示有向边
Figure FDA0002900059240000038
上的延迟时间；
S32：对于每个时序终点vFi∈VF，定义计算结果传输到该时序终点的实际时间延迟tA(vFi)为：
Figure FDA0002900059240000039
式中，IN(vFi)为指向时序终点vFi所有时序路径上的时间节点集合，
Figure FDA00029000592400000310
为有向边
Figure FDA00029000592400000311
上存在的时间延迟；
S33：对于每个时序终点vFi∈VF，定义计算结果传输到该时序终点的时间延迟期望值tR(vFi)为：
tR(vFi)＝τ；
式中，τ为FPGA的固有时钟大小；
S34：对于每个时序终点vFi∈VF，根据所述步骤S32和S33，定义时间裕量slack为：
slack(vFi)＝tR(vFi)-tA(vFi)；
S35：遍历所述正常运行状态下的时序有向图GO中的每条时序路径得到第一时间裕量集，并寻找所述第一时间裕量集中的最小时间裕量
Figure FDA0002900059240000041
与最大时间裕量
Figure FDA0002900059240000042
S36：遍历所述故障运行状态下的初始时序有向图
Figure FDA0002900059240000043
中每条时序路径得到第二时间裕量集，并寻找所述第二时间裕量集中的最小时间裕量
Figure FDA0002900059240000044
与最大时间裕量
Figure FDA0002900059240000045
并记录
Figure FDA0002900059240000046
的时序路径
Figure FDA0002900059240000047
其中
Figure FDA0002900059240000048
4.一种传动控制系统实时故障注入时序资源优化系统，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现上述权利要求1-3任一所述方法的步骤。
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