CN108369434A - 时基同步 - Google Patents

Abstract

本发明在一个实施方案中提供了一种集成电路诸如SOC(或甚至离散芯片系统)，所述集成电路包括处于各种位置的一个或多个本地时基。所述时基可基于高频本地时钟递增，所述高频本地时钟可在使用过程中经受变化。周期性地，基于经受较小变化的较低频率的时钟，所述本地时基能够使用硬件电路被同步到所述准确时间。具体地，用于下一次同步的正确时基值能够被传输至每个本地时基，并且用于本地时基的控制电路可被配置为如果本地时基在同步发生之前达到准确值，则使本地时基在准确值处达到饱和。类似地，如果所述同步发生并且所述本地时基尚未达到所述准确值，则所述控制电路能够被配置为加载所述正确时基值。

Description

时基同步

背景技术

技术领域

本文所述的实施方案涉及集成电路诸如片上系统(SOC)中的时基同步。

相关技术描述

在数字系统中，实际时间(或“挂钟时间”)由时基表示。典型地，时基在系统启动时被重置为零，并且根据系统中的时钟递增。如果已知系统启动时的实际时间(通常由软件进行保持)，则可将时基值加上实际时间以确定当前时间。

对于大型系统或系统中的集成电路，诸如SOC，以低延迟访问单个全局时基是一项挑战。过去，全局时基总线通过SOC被发送至需要访问时基的位置。虽然这种方法能够提供低延迟访问，但是由于总线上的信号传播延迟，增加了将总线路由到所有期望的接入点的面积开销，并且难以在物理设计中关闭定时。另一种方法包括跨SOC添加本地时基。然而，由于本地时钟的变化，甚至不同地点时钟的时钟源不同，因此全局时基和本地时基之间的同步可能易于丢失。软件可读取全局时基并且将时基传播到本地时基以与本地时基同步，但是必须考虑传播新值的延迟，该延迟难以准确确定。此外，软件同步的频率可能远低于期望的频率，使本地时基在同步之间的时间段内经历巨大的变化。

另外，为保持时基准确度，需要高质量晶体时钟信号。虽然低频晶体时钟信号可用，但是此类时钟在时基中无法提供更高的准确度/粒度，因为与SOC的各种部件的工作时钟频率相比，时基更新频率过低。难以通过晶体信号获得所需的频率。另外，可基于低频晶体时钟信号保持外部时基，并且外部时基与SOC内的各种时基之间的同步可能难以实现。

发明内容

在一个实施方案中，集成电路诸如SOC(或甚至离散芯片系统)包括处于各种位置的一个或多个本地时基。所述时基能够基于高频本地时钟递增，该高频本地时钟能够在使用过程中经受变化。周期性地，基于经受较小变化的较低频率的时钟，本地时基能够使用硬件电路被同步到正确时间。具体地，用于下一次同步的正确时基值能够被传输至每个本地时基，并且用于本地时基的控制电路能够被配置为如果本地时基在同步发生之前达到准确值，则使本地时基在准确值处达到饱和。类似地，如果同步发生并且本地时基尚未达到准确值，则控制电路能够被配置为加载正确时基值。因此，可支持高分辨率/粒度的时基、低延迟访问时基和高准确度时基，同时无需进行软件同步。也可通过例如在下一个同步事件时将用于外部时基的正确时基值传输至本地时基并且使那些本地时基饱和/更新来执行同步到外部时基。

附图说明

现在对附图进行简要说明，下面的具体说明将参照附图进行描述。

图1是包括SOC的集成电路的一个实施方案的框图。

图2是本地时基电路的一个实施方案的框图。

图3是全局时基电路的一个实施方案的框图。

图4是示出时基同步的一个实施方案的时序图。

图5是示出本地时基电路的一个实施方案的操作以使时基同步的流程图。

图6是示出全局时基电路的一个实施方案的操作以使时基同步的流程图。

图7是示出全局时基电路和本地时基电路的一个实施方案的操作以使时基初始化的流程图。

图8是系统的一个实施方案的框图。

尽管本公开中所述的实施方案可受各种修改形式和替代形式的影响，但其具体实施方案在附图中以举例的方式示出并将在本文中详细描述。然而，应当理解，附图和对其的详细描述并非旨在将实施方案限制为所公开的具体形式，而相反，本发明旨在涵盖落入所附权利要求书的实质和范围内的所有修改形式、等同形式和替代形式。本文所使用的标题仅用于组织目的，并不旨在用于限制说明书的范围。如在整个本申请中所使用的那样，以允许的意义(即，意味着具有可能性)而非强制的意义(即，意味着必须)使用“可能”一词。类似地，字词“包括”(“include”,“including”，和“includes”)是指包括但不限于。

各种单元、电路或其他部件可被描述为“被配置为”执行一个或多个任务。在此类上下文中，“被配置为”为通常表示“具有”在操作期间执行一个或多个任务的“电路”的结构的宽泛表述。如此，即使在单元/电路/部件当前未接通时，单元/电路/部件也可被配置为执行任务。通常，形成与“被配置为”对应的结构的电路可包括硬件电路。硬件电路可包括以下项的任意组合：组合式逻辑电路、时钟存储设备(诸如触发器、寄存器、锁存器等)、有限状态机、存储器(诸如静态随机存取存储器或嵌入式动态随机存取存储器)、定制设计电路、模拟电路、可编程逻辑阵列等。类似地，为了描述方便，可将各种单元/电路/部件描述为执行一个或多个任务。此类描述应当被解释为包括短语“被配置为”。表述被配置为执行一个或多个任务的单元/电路/部件明确地旨在对该单元/电路/部件不调用35U.S.C.§112(f)的解释。

在一个实施方案中，可通过以硬件描述语言(HDL)诸如Verilog或VHDL对电路的描述进行编码来实现根据本公开的硬件电路。可针对为给定集成电路制造技术设计的单元库来合成HDL描述，并可出于定时、功率和其他原因而被修改，以获取可被传输到工厂以生成掩模并最终产生集成电路的最终的设计数据库。一些硬件电路或其部分也可在示意图编辑器中被定制设计并与合成电路一起被捕获到集成电路设计中。该集成电路可包括晶体管并还可包括其他电路元件(例如，无源元件，诸如电容器、电阻器、电感器等)、以及晶体管和电路元件之间的互连器。一些实施方案可实现耦接在一起的多个集成电路，以实现硬件电路，和/或可在一些实施方案中使用离散元件。另选地，HDL设计可被合成为可编程逻辑阵列诸如现场可编程门阵列(FPGA)并且可在FPGA中实现。

本说明书包括参考“一个实施方案”或“实施方案”。短语“在一个实施方案中”或“在实施方案中”的出现不一定是指相同的实施方案，尽管通常设想包括特征的任何组合的实施方案，除非在本文明确地否认。特定特征、结构或特性可以与本公开一致的任何合适的方式被组合。

具体实施方式

现在转向图1，示出SOC 10的一个实施方案的框图，其中SOC 10耦接到存储器12和外部时钟源34。如名字所暗示的，SOC 10的部件可集成到作为集成电路“芯片”的单个半导体基板上。在一些实施方案中，这些部件可在系统中的两个或更多个离散芯片上实现。然而，在本文中将使用SOC 10作为示例。在例示的实施方案中，SOC 10的部件包括中央处理单元(CPU)复合体14、“始终开启”部件16、外围设备部件18A-18B(更简单地，“外围设备”)、存储器控制器22、电源管理器(PMGR)32、内部时钟发生器电路36和通信结构27。部件14、16、18A-18B、22、32和36可全部耦接到通信结构27。存储器控制器22在使用期间可耦接到存储器12。始终开启部件16可耦接到外部时钟源34。在例示的实施方案中，CPU复合体14可包括一个或多个处理器(图1中的P30)。在SOC 10内，处理器30可形成CPU复合体14的一个或多个CPU。在一些实施方案中，可包括第二内部时钟发生器电路37，并且第二内部时钟发生器电路37可耦接到一个或多个本地时基(例如，图1中的本地时基26B)。在此类实施方案中，本地时基26B可不耦接到时钟发生器电路36。在其他实施方案中，可包括多个附加的时钟发生器电路。

SOC 10中的各种部件可具有访问时基的权限以确定时间。时基可用于生成事件的时间戳(使得可确定事件的时间顺序等，或者使得给定事件可与特定的实际时间(挂钟时间)关联起来)。时基可用于为应用程序提供时间(例如，以显示给用户(例如)，或者发出基于时间的通知诸如警示或警报)。时基可用于测量实耗时间(例如，在多任务操作系统中计划任务的执行)。一般来讲，时基可为时间的任何量度。在实施方案中，时基可为表示特定粒度处的时间(例如，最低有效数位可表示规定量的时间)的值。最低有效数位的一些可在实际上并未实施(例如，如果时基值测量的时间粒度高于SOC 10中的时钟可允许的粒度)。在其他实施方案中，时基值可测量SOC 10中的时钟运转。可基于时钟的频率计算实际时间。

使用时基的部件可包括本地时基电路(例如，图1中的CPU复合体14、外围设备18A、存储器控制器22和PMGR 32中的本地时基电路26A-26D)。在实施方案中，部件可包括多个本地时基电路(例如，CPU复合体14中的每个CPU 30可具有本地时基电路26A-26D)并且/或者多个部件可共享本地时基电路26A-26D。始终开启部件16中的全局时基电路20可被配置为同步由本地时基电路26A-26D保持的本地时基。在一些实施方案中，全局时基电路20还可保持全局时基。

时钟发生器36可被配置为生成相对高频的时钟(Fr_clk)，该时钟可用于更新本地时基(以及任选的全局时基(如果包括在内))。因此，Fr_clk耦接到时钟发生器36、本地时基电路26A-26D和任选的全局时基电路20之间。时钟发生器36可具有任何设计和配置，诸如锁相环路(PLL)、延迟锁相环路(DLL)等。一般来讲，时钟发生器36可经受各种不准确度来源，该不准确度可导致使用过程中Fr_clk的时钟频率的变化。例如，时钟发生器36中的电路可经受温度改变引起的变化，改变电路中的延迟、抖动、噪声等的供电电压变化。供电电压变化可包括由于噪音、负载等引起的瞬态变化以及有意变化诸如使用过程中的动态电压变化。Fr_clk的频率可随时间推移而偏移，比期望的频率更快和/或更慢地运行。因此，本地时基中可存在错误。

基于电路分析、经验数据和/或模拟，可确定频率变化处于围绕期望的频率的范围内。期望的频率(即，时钟发生器36的预期频率)可被称为标称频率。时钟可被称为标称地具有给定频率，其中已知围绕标称频率可存在一些变化。时钟可被称为相比于它们的标称频率标称地具有较高或较低的频率，已知变化可导致频率改变。

较低频率的时钟(Rt_clk)可被接收自SOC 10(例如，用于外部时钟源34)的输入。外部时钟源34可为“高质量”时钟源，诸如晶体振荡器。时钟质量可通过各种方式来衡量，但是一般地可指在使用过程中经历较小变化的时钟。因此，例如Rt_clk在使用过程中可具有小于Fr_clk的变化。即，时钟频率围绕Rt_clk的标称频率的变化范围可小于Fr_clk中的变化范围。

因此，可由Rt_clk触发同步事件以使本地时基同步(彼此同步并且同步到正确的时基值)。同步事件可为导致时基发生同步的任何通信。例如，全局时基电路20可被配置为使Rt_clk触发的信号对本地时基电路26A-26C生效。全局时基电路20还可基于Rt_clk发送下一个时基同步值，使得本地时基具有更新的同步值。在实施方案中，全局时基电路20可在Rt_clk信号的每个时段触发一次同步事件。例如，可在时钟的边沿触发同步事件。在本说明书中可使用上升沿作为示例，但是也可使用下降沿。全局时基电路20还可响应于边沿(例如，与同步事件边沿相对的边沿或用于上升沿示例的下降沿)传输下一个时基同步值。根据需要，其他实施方案可将同步事件限定为在Rt_clk的多个时段的每个时段发生一次，或发生在Rt_clk的每个边沿。

下一个时基同步值可由之前的同步值和取决于Fr_clk和Rt_clk的频率的比率的值在每个同步时段内生成。该比率可以不是整数值，因此就Rt_clk循环而言，该时基可具有整数部分和小数部分。例如，在一个实施方案中，Fr_clk可为24兆赫兹(MHz)并且Rt_clk可为32,768Hz。在该示例中，24MHz/32,768Hz的比率或46875/64是最简单的数学形式。因此，连续同步时基值之间的差值可为46875，并且Fr_clk的每个时钟循环可为本地时基基础上的增量64。小数部分可为5位，因为每个增量为64，并且在各种实施方案中，小数部分可根据需要实现或不实现。在一些实施方案中，小数部分可用于防止本地时基相对于从外部时钟源得出的时基偏移。因此，每个Fr_clk增量和连续同步值之间的差值均可取决于频率的比率。

在实施方案中，至少一个本地时基电路26A-26D被配置为捕获由全局时基电路20传输的下一个时基同步值，并且可在本地时基在给定的同步时段内递增时将本地时基和下一个时基同步值进行比较。如果Fr_clk在高于预期的频率下操作，则本地时基可在同步时段结束之前达到下一个时基同步值。本地时基电路26A-26D可在同步时段的剩余部分使本地时基值在下一个时基同步值处饱和。因此，本地时基可通过在同步时段结束时具有多于时基而不“提前于”正确的时基值。此外，响应于同步事件，本地时基电路26A-26D可将下一个时基同步值加载到本地时基中(假设本地时基尚未达到下一个同步值)。下一个时基同步值的加载可防止本地时基“落后”正确时基超过一个同步时段。

任何通信机构均可用于将下一个时基同步值从全局时基电路20传输至本地时基电路26A-26D。在实施方案中，采用Fr_clk的频率的串行接口可用于传输值。由于在该示例中Fr_clk的频率显著高于Rt_clk，可在同步时段结束之前很长时间在本地时基电路26A-26B中接收下一个时基同步值。

虽然例示的实施方案显示一个Fr_clk从时钟发生器电路36提供至本地时基电路26A-26D和全局时基电路20，但是其他方案可具有Fr_clk的多个来源，诸如将Fr_clk2提供至本地时基电路26B的时钟发生器电路37，如图1中的点划形式所示。在此类实施方案中，本地时基电路26B可不接收来自时钟发生器电路36的Fr_clk。在其他实施方案中，可存在更多的内部时钟发生器电路，将其他Fr_clk提供至各种本地时基电路26A-26D。这些来源可彼此独立，使得时钟的相位和频率在使用中可以不同。

如先前所提及的，增量可在给定的同步时段内在下一个时基同步值处饱和。一般来讲，使值饱和可指最高递增至该值，但是即使面对附加的增量，仍然保持递增的结果稳定。递增一般可指在使用过程中使值增加固定的量。在一些实施方案中，该固定量可为1，或者任何其他整数或其他值。在上文提及的示例中，增量可为64。

在一个实施方案，始终开启部件16可被配置为在SOC 10的其他部件(例如，CPU复合体14、外围设备18A-18B和PMGR 32)掉电时保持上电。更具体地，无论SOC 10何时正在接收来自外部功率管理单元(PMU)的电力，始终开启部件16均可处于开启状态。因此，始终开启部件“始终开启”是指它可在SOC 10正在接收任何电力时(例如，在包括SOC 10的设备处于待机模式或有源操作时)通电，但是在SOC 10未正在接收任何电力时(例如，在设备完全关闭时)不通电。始终开启部件16可在SOC 10的其余部分关闭时支持某些功能，实现低功率运行。此外，全局时基电路20可继续保持系统的全局时基，使得该全局时基无需在SOC 10下一次上电时重新初始化。

在图1中，将始终开启部件16与其他部件分开的虚线24可指示始终开启部件16的独立的电力域。其他部件、部件组、和/或子部件同样可具有独立的电力域。一般来讲，电力域可被配置为接收供电电压(即，通电)或不接收供电电压(即，断电)，独立于其他电力域。在一些实施方案中，电力域可同时带有不同的供电电压量值。该独立性可通过各种方式提供。例如，该独立性可通过提供来自外部PMU的单独的供电电压输入、通过提供介于供电电压输入和部件之间的电源开关并且将给定域的电源开关作为一个单元来控制和/或上述方式的组合来提供。同样也有比图1所示的那些更多的电力域。例如，在实施方案中，CPU复合体14可具有独立的电力域(并且每个CPU处理器30可同样具有独立的电力域)。在实施方案中，一个或多个外围设备部件18A-18B可处于一个或多个独立的电力域中。

一般来讲，部件可被称为通电或断电。部件可在正在接收供电电压时通电，使得它可按照设计操作。如果部件断电，则其并没有正在接收供电电压并且不处于操作中。部件也可在其通电时被称为上电，并且在其断电时被称为掉电。使部件上电可指将供电电压提供给断电的部件，并且使部件掉电可指终止提供供电电压给部件。类似地，任何子部件和/或SOC 10作为整体可被称为上电/掉电等。部件可为电路的预定义块，其提供了SOC 10中的指定功能，并且具有用于SOC 10的其余部分的指定接口。因此，始终开启部件16、外围设备18A-18B和CPU复合体14、存储器控制器22以及PMGR 32各自可为部件的示例。

部件可在上电或不对其进行时钟门控时处于活动状态。因此，例如CPU复合体14中的处理器活动时可用于执行指令。如果部件断电或处于另一种低功率状态(在执行指令之前可经历重大延迟)，则该部件可处于非活动状态。例如，如果部件需要复位或重新锁定锁相环(PLL)，则即使其保持通电状态，也可能处于非活动状态。如果部件被进行时钟门控，则也可能处于非活动状态。时钟门控可指这样的技术，其中用于部件中的数字电路的时钟暂时被“关闭”，从而防止捕获时钟存储设备诸如触发器、寄存器等中的数字电路的状态。

如上所述，CPU复合体14可包括用作SOC 10中的CPU复合体14的一个或多个CPU的一个或多个处理器30。系统的CPU包括执行系统主要控制软件诸如操作系统的一个或多个处理器。通常，由CPU在使用过程中执行的软件可控制系统的其他部件，以实现系统的期望的功能。处理器还可执行其他软件诸如应用程序。应用程序可提供用户功能，并且可依靠操作系统进行下层设备控制、调度、存储器管理等。因此，处理器也可被称为应用处理器。CPU复合体14还可包括其他硬件，诸如L2高速缓存和/或至系统的其他部件的接口(例如至通信结构27的接口)。

操作点可指用于SOC 10的CPU复合体14、始终开启部件16、其他部件等的电源电压量值和操作频率的组合。操作频率可为记录部件时间的时钟的频率。操作频率也可被称为时钟频率或简称频率。操作点也可被称为操作状态或电力状态。操作点可为可编程配置数据的一部分，其可存储在始终开启部件16中，并且在发生重新配置时重新编程到部件中。

通常，处理器可包括被配置为执行在由处理器实现的指令集架构中定义的指令的任何电路和/或微码。处理器可涵盖在具有作为片上系统(SOC 10)或其他集成水平的其他部件的集成电路上实施的处理器内核。处理器还可包括离散的微处理器、处理器内核和/或集成到多芯片模块具体实施中的微处理器、被实施为多个集成电路的处理器等等。

存储器控制器22通常可包括用于从SOC 10的其他部件接收存储器操作并用于访问存储器12以完成存储器操作的电路。存储器控制器22可被配置为访问任何类型的存储器12。例如，存储器12可以是静态随机存取存储器(SRAM)、动态RAM(DRAM)诸如包括双倍数据速率(DDR、DDR2、DDR3、DDR4等)DRAM的同步DRAM(SDRAM)。可支持DDR DRAM的低功率/移动版本(例如，LPDDR、mDDR等)。存储器控制器22可包括存储器操作队列，以用于对这些操作进行排序(并且可能重新排序)，并将这些操作呈现至存储器12。存储器控制器22还可包括用于存储等待写到存储器的写数据和等待返回至存储器操作的来源的读数据的数据缓冲器。在一些实施方案中，存储器控制器22可包括用于存储最近访问的存储器数据的存储器高速缓存。例如，在SOC具体实施中，存储器高速缓存可通过在预期很快要被再次访问的情况下避免从存储器12重新访问数据来降低SOC中的功率消耗。在一些情况下，存储器高速缓存也可被称为系统高速缓存，其与私有高速缓存诸如L2高速缓存或处理器中的高速缓存不同，该私有高速缓存只服务于某些部件。此外，在一些实施方案中，系统高速缓存不需要位于存储器控制器22内。

外围设备18A-18B可为被包括在SOC 10中的附加的硬件功能的任何集合。例如，外围设备18A-18B可包括视频外围设备，诸如被配置为处理来自相机或其他图像传感器的图像捕捉数据的图像信号处理器、被配置为在一个或多个显示设备上显示视频数据的显示控制器、图形处理单元(GPU)、视频编码器/解码器、缩放器、旋转器、混合器等。外围设备可包括音频外围设备，诸如麦克风、扬声器、至麦克风和扬声器的接口、音频处理器、数字信号处理器、混合器等。外围设备可包括用于SOC 10外部的各种接口的接口控制器(例如外围设备18B)，该SOC10包括接口诸如通用串行总线(USB)、外围设备部件互连器(PCI)(包括PCI高速(PCIe))、串行端口和并行端口等等。外围设备可包括联网外围设备诸如媒体访问控制器(MAC)。可包括硬件的任何集合。

通信结构27可为用于在SOC 10的部件间进行通信的任何通信互连器和协议。通信结构27可为基于总线的，包括共享总线配置、交叉开关配置、和具有桥的分层总线。通信结构27也可为基于分组的，并且可为具有桥的分层、交叉开关、点到点、或其他互连器。

PMGR 32可被配置为控制外部PMU请求的供电电压量值。可存在由外部PMU为SOC10生成的多个供电电压。例如，可存在用于CPU复合体14的供电电压、用于SOC的其余部分的供电电压、用于存储器12的供电电压等。PMGR 32可处于软件的直接控制下(例如，软件可直接请求部件的上电和/或掉电)和/或可被配置为监视SOC 10并且确定各种部件何时被上电或掉电。

应当指出，SOC 10的部件的数量(以及图1中所示的那些部件的子部件的数量，诸如在CPU复合体14内)在不同实施方案中可为不同的。可存在比图1中所示的数量更多或更少的每个部件/子部件。

图2是本地时基电路26A的一个实施方案的框图。其他本地时基电路26B-26D可为类似的。在图2的实施方案中，本地时基电路26A包括控制电路40、下一个同步值寄存器42、本地时基寄存器44和增量寄存器46。控制电路40耦接到来自全局时基电路20的Fr_clk输入和全局时基接口，并且还耦接到下一个同步值寄存器42、本地时基寄存器44和增量寄存器46。

响应于Fr_clk，控制电路40可被配置为使本地时基寄存器44递增，使在寄存器42中的下一个时基同步值(“下一个同步值”)处经受饱和。例如，响应于Fr_clk的每个上升沿，可应用该增量。如先前所提及的，在一个示例性实施方案中，增量的大小可取决于Fr_clk频率与Rt_clk频率的比率。例如，增量的大小可编程到增量寄存器46中。控制电路40可将增量添加到当前本地时基中，并且将结果(在下一个同步值处饱和)写到本地时基寄存器44中。

在实施方案中，在同步事件之间的时段内，下一个同步值可通过全局时基接口被传输至本地时基电路26A。在上述示例中，同步事件发生在Rt_clk的上升沿，并且下一个同步值在Rt_clk的下降沿被传输。更具体地，在实施方案中，全局时基接口可为在Fr_clk频率下操作的串行接口，并且可在开始于Rt_clk的下降沿的Fr_clk的多个时钟循环中传输下一个同步值。控制电路40可被配置为在提供下一个同步值时作为移位寄存器操作下一个同步值寄存器42，并且可被配置为指示一旦移位至下一个同步值寄存器42时下一个同步值有效。控制电路40可被配置为响应于同步事件将下一个同步值处理为无效，直至传输了更新的值。其他实施方案可将该值作为并行总线传输，或使用其他机制传输。

在其他实施方案中，本地时基电路26A可接收来自全局时基电路20的同步值之间的差值，并且可被配置为通过将该差值加上之前的值在本地生成下一个同步值。

接下来转向图3，示出了全局时基电路20的一个实施方案的框图。在图3的实施方案中，全局时基电路20包括控制电路50、下一个同步值寄存器52、全局时基寄存器54、增量寄存器56和同步增量寄存器58。控制电路50将Rt_clk输入、Fr_clk输入和全局时基接口耦接到本地时基电路26A-26D。控制电路50还耦接到下一个同步值寄存器52、全局时基寄存器54、增量寄存器56和同步增量寄存器58。

类似于上文所述的本地时基电路26A，控制电路50可被配置为使全局时基寄存器54递增，使在寄存器52中的下一个时基同步值(“下一个同步值”)处经受饱和。例如，增量的大小可编程到增量寄存器56中。控制电路50可将增量添加到当前全局时基中，并且将结果(在下一个同步值处饱和)写到全局时基寄存器54中。在其他实施方案中，可不提供全局时基寄存器54。例如，如果访问时基的所有部件具有访问本地时基电路26A-26D的权限，可能无需全局时基寄存器54。相反，全局时基电路20可响应于Rt_clk导致本地时基的同步。

在实施方案中，控制电路50可响应于同步事件，通过将来自寄存器58的同步增量加上下一个同步值寄存器52的当前内容并且将结果写到下一个同步值寄存器52，来生成下一个同步值。同步增量可被编程到同步增量寄存器58中，并且可取决于Fr_clk和Rt_clk的频率的比率。控制电路50可被配置为在同步事件之间的时段内通过全局时基接口将下一个同步值传输至本地时基电路26A-26D，如上文相对于本地时基电路26A所述。

图4是示出本地时基电路26A-26D和全局时基电路20的一个实施方案的操作的时序图。在图4中，示出了Rt_clk(但是为获得较大的频率比率，相对于Fr_clk不按比例)以及Fr_clk。同步时间可为全局时基电路50中下一个同步值寄存器56中的下一个同步值。因此，同步时间可在当前上升的Rt_clk边沿处改变为下一个同步值(对后续的上升的Rt_clk边沿有效)。因此，同步时间在图4中的Rt_clk的第一时段从N改变为N+M(其中M为同步增量寄存器58中的同步增量)，然后在第二时段改变为N+2M，并且在第三时段改变为N+3M。响应于Rt_clk的下降沿，全局时基电路20可将同步时间传输至本地时基电路26A-26D，由此如图4所示的下一个同步值(本地时基电路26A-26D中的寄存器42中的下一个同步值)可在约居中位于整个Rt_clk时段时更新。

全局时基值和本地时基值也在每个时段内示出。在示出的第一时段(虚线60)开始时，两个时基被同步到N。在第一时钟时段，Fr_clk可在后面运行，因此在该时段结束时(虚线62)，时基低于下一个同步值(例如，对于全局时基为N+M-x，对于本地时基为N+M-y)。全局时基和本地时基可不同，因为Fr_clk具有不同的时钟源，或者Fr_clk中存在其他变化(例如，由于Fr_clk的时钟树不平衡或其他本地变化)。在其他情况下，x和y可相等。

全局时基电路20和本地时基电路26A-26D可响应于同步事件(在更新用于随后的时段的下一个同步值之前)加载下一个同步值，从而全局时基和本地时基均在第二时段开始时移至N+M。在第二时段，Fr_clk的操作频率可快于预期，从而全局时基和本地时基可在第二时段结束时(例如，虚线64)在N+2M处饱和。

应当指出，图4的时序图仅示例性地示出同步值的饱和和加载。在实际操作中，相邻时段可通常具有相同的行为(例如，饱和或加载)，以较低的频率切换至相对的同步。

图5是示出本地时基电路26A-26D的一个实施方案(更具体地，在图2的实施方案中为控制电路40)的操作的流程图。然而，为了便于理解，框图以特定顺序示出，也可使用其他顺序。框可在控制电路40中的组合式逻辑电路中并行执行。框、框的组合和/或流程图作为一个整体可在多个时钟周期内为流水线式的。控制电路40可被配置为实现图5所示的操作。

如果下一个同步值接收自全局时基电路20(决策框70，“是”组)，控制电路40可被配置为捕获下一个同步值寄存器42中的下一个同步值(框72)。例如，如上所述，全局时基电路20可按Fr_clk时钟频率将下一个同步值作为串行比特流传输。在此类实施方案中，捕获下一个同步值可包括在串行数据中偏移至下一个同步值寄存器42。下一个同步值可在从同步时段开始直到在寄存器42中捕获到数据之间无效。

如果检测到Fr_clk时钟上升沿(决策框74，“是”组)并且下一个同步值无效(决策框76，“否”组)或者下一个同步值有效(决策框76，“是”组)并且本地时基值尚未达到下一个同步值(决策框78，“否”组)，则控制电路40可被配置为更新寄存器44中的本地时基(框80)。更具体地，在实施方案中，更新可为使寄存器44中的值递增寄存器46中的增量值。另一方面，如果检测到Fr_clk时钟上升沿(决策框74，“是”组)、下一个同步值有效(决策框76，“是”组)并且本地时基值已达到下一个同步值(决策框78，“是”组)，则控制电路40可被配置为使寄存器44中的本地时基在下一个同步值处饱和(框82)。

如果同步事件由全局时基电路20(决策框84，“是”组)发信号通知，则控制电路40可被配置为在本地时基尚未饱和时将下一个同步值加载到本地时基中(框86)。由于在下一个同步值处达到饱和，因此可独立于发生同步事件时本地时基的内容来执行加载。如果本地时基已饱和，则它已经处于下一个同步值处，因此无需加载，尽管仍然可执行加载。

图6是示出全局时基电路20的一个实施方案(更具体地，在图3的实施方案中为控制电路50)的操作的流程图。然而，为了便于理解，框图以特定顺序示出，也可使用其他顺序。框可在控制电路50中的组合式逻辑电路中并行执行。框、框的组合和/或流程图作为一个整体可在多个时钟周期内为流水线式的。控制电路50可被配置为实现图6中所述的操作。

如果检测到Rt_clk下降沿(决策框90，“是”组)，则控制电路50可被配置为将下一个同步值寄存器52中的下一个同步值传输至本地时基电路26A-26D(框92)。例如，如上所述，全局时基电路20可按Fr_clk时钟频率将下一个同步值作为串行比特流传输。

如果检测到Fr_clk时钟上升沿(决策框94，“是”组)并且全局时基值尚未达到下一个同步值(决策框96，“否”组)，则控制电路50可被配置为更新寄存器54中的全局时基(框98)。更具体地，在实施方案中，更新可为使寄存器54中的值递增寄存器56中的增量值。另一方面，如果检测到Fr_clk时钟上升沿(决策框94，“是”组)并且全局时基值已达到下一个同步值(决策框96，“是”组)，则控制电路50可被配置为使寄存器54中的全局时基在下一个同步值处饱和(框100)。

如果检测到Rt_clk上升沿(决策框102，“是”组)，将发生同步事件。如果全局时基尚未饱和，则控制电路50可被配置为将下一个同步值加载到全局时基中(框104)。由于在下一个同步值处达到饱和，因此可独立于发生同步事件时全局时基的内容来执行加载。控制电路50还可被配置为将同步事件信号发送至本地时基电路26A-26D(框106)。此外，控制电路50可被配置为通过将当前值加上来自寄存器58的同步增量，来更新寄存器52中的下一个同步值(框108)。

图7是示出一个实施方案中(并且更具体地，在图2和图3的实施方案中分别为控制电路40和50)的全局时基和本地时基的初始化的流程图。然而，为了便于理解，框图以特定顺序示出，也可使用其他顺序。框可在控制电路40和50中的组合式逻辑电路中并行执行。框、框的组合和/或流程图作为一个整体可在多个时钟周期内为流水线式的。控制电路40和50可被配置为实现图7中所述的操作。

全局时基电路20可为始终开启部件16的部分，因此可基于释放重置至始终开启部件16被重置。具体地，在不上电时段之后首次为SOC 10供电时，可将始终开启部件16重置。一般来讲，只要SOC 10已经供电，则始终开启部件16可开启并且无需被重置，即使SOC 10的其他部分已经断电也是如此。如果始终开启部件16被重置并且该重置被释放(决策框110，“是”组)，则控制电路50可基于Fr_clk从0处开始更新全局时基寄存器54(框112)。可按照上文结合图6所述的方式来执行更新。

在SOC 10中的另一部件(除始终开启部件16以外)已被重置并且该重置被释放(决策框114，“是”组)，则对应的本地时基电路26A-26D中的控制电路40可在每次从全局时基电路20传输时开始捕获下一个同步值寄存器42中的下一个同步值(框116)。然而，在其中串行传输下一个同步值的实施方案中，可能在传输过程中释放重置，因此无法准确捕获下一个同步值。因此，控制电路40可等待检测重置释放后的第二同步事件(框118)，然后可将来自下一个同步寄存器42的下一个同步值加载到本地时基寄存器44中(框120)。然后，控制电路40可在Fr_clk值处开始更新寄存器，如上文结合图5所述(框122)。

接下来转向图8，其示出了系统150的一个实施方案的框图。在例示的实施方案中，系统150包括耦接到外部存储器12和一个或多个外围设备154的SOC 10的至少一个实例。提供向SOC 10供应供电电压并且向存储器12和/或外围设备154供应一个或多个供电电压的功率管理单元(PMU)156。在一些实施方案中，可包括SOC 10的多于一个实例(也可包括多于一个存储器12)。

PMU 156一般可包括用于生成供电电压并将那些供电电压提供给系统的其他部件诸如SOC 10、存储器12、各个片外外围设备部件154诸如显示设备、图像传感器、用户接口设备等的电路。PMU 156因此可包括可编程稳压器、用于接口到SOC 10并且更具体地是接口到SOC PMGR 16以接收电压请求的逻辑部件等等。

根据系统150的类型，外围设备154可包括任何期望的电路。例如，在一个实施方案中，系统150可为移动设备(例如个人数字助理(PDA)、智能电话等)，并且外围设备154可包括用于各种类型的无线通信的设备，诸如wifi、蓝牙、蜂窝、全球定位系统等。外围设备154还可包括附加的存储装置，该附加的存储装置包括RAM存储装置、固态存储装置或磁盘存储装置。外围设备154可包括用户界面设备，诸如显示屏，其包括触摸显示屏或多触摸显示屏、键盘或其他输入设备、麦克风、扬声器等。在其他实施方案中，系统150可为任何类型的计算系统(例如，台式个人计算机、膝上型电脑、工作站、网络机顶盒等)。

外部存储器12可包括任何类型的存储器。例如，外部存储器12可为SRAM、动态RAM(DRAM)(诸如同步DRAM(SDRAM))、双倍数据速率(DDR、DDR2、DDR3等)SDRAM、RAMBUS DRAM、低功率版本的DDR DRAM(例如LPDDR、mDDR等)等等。外部存储器12可包括存储器设备可被安装到的一个或多个存储器模块，诸如单列直插内存模块(SIMM)、双列直插内存模块(DIMM)等。另选地，外部存储器12可包括以芯片上芯片配置或封装上封装具体实施被安装在SOC 10上的一个或多个存储器设备。

一旦充分理解了以上公开，很多变型和修改对于本领域的技术人员而言将变得显而易见。本发明旨在使以下权利要求书被解释为涵盖所有此类变型和修改。

Claims (20)

1.一种装置，包括：

第一时基寄存器；

第一控制电路，所述第一控制电路耦接到所述第一时基寄存器，其中所述第一控制电路被配置为：

响应于第一时钟使所述第一时基寄存器中的第一时基值递增；

响应于所述第一时基值在同步事件之前达到第一值，使所述第一时基值在所述第一值处饱和；以及

响应于所述同步事件并且响应于所述第一时基值在所述同步事件之前未达到所述第一值，将所述第一值加载到所述第一时基寄存器中；和

第二控制电路，所述第二控制电路耦接到所述第一控制电路，其中所述第二控制电路被配置为：

生成所述第一值；以及

响应于第二时钟生成所述同步事件。

2.根据权利要求1所述的装置，还包括：

第二时基寄存器；

第三控制电路，所述第三控制电路耦接到所述第二时基寄存器和所述第二控制电路，其中所述第三控制电路被配置为：

响应于第三时钟使所述第二时基寄存器中的第二时基值递增；

响应于所述第二时基值在所述同步事件之前达到所述第一值，使所述第二时基值在所述第一值处饱和；以及

响应于所述同步事件并且响应于所述第二时基值在所述同步事件之前未达到所述第一值，将所述第一值加载到所述第二时基寄存器中。

3.根据权利要求2所述的装置，其中所述第一时钟和所述第三时钟具有相同的频率，并且其中所述第二时钟具有小于所述相同频率的第二频率。

4.根据权利要求1至3中任一项所述的装置，其中所述第一时钟具有第一频率，并且其中所述第二时钟具有小于所述第一频率的第二频率，并且其中连续同步事件中的所述第一值之间的差值取决于所述第一频率与所述第二频率的比率。

5.根据权利要求1至4中任一项所述的装置，其中所述同步事件为所述第二时钟的边沿。

6.根据权利要求5所述的装置，其中所述边沿为上升沿，并且其中所述第二控制电路被配置为响应于所述第二时钟的下降沿传输所述第一值。

7.根据权利要求1至6中任一项所述的装置，其中所述第一时钟由第一时钟源生成并且所述第二时钟由第二时钟源生成，其中所述第一时钟源在使用过程中经受第一变化并且所述第二时钟源在使用过程中经受第二变化，其中所述第一变化的第一范围大于所述第二变化的第二范围。

8.根据权利要求1所述的装置，还包括耦接到所述第二控制电路的第三时基寄存器，其中所述第二控制电路被配置为：

响应于所述第一时钟使所述第三时基寄存器中的第三时基值递增；

响应于所述第三时基值在所述同步事件之前达到所述第一值，使所述第三时基值在所述第一值处饱和；以及

响应于所述同步事件并且响应于所述第三时基值在所述同步事件之前未达到所述第一值，将所述第一值加载到所述第三时基寄存器中。

9.一种集成电路，包括：

多个部件，每个部件包括本地时基电路，所述部件由所述本地时基电路被配置为测量时间，其中所述本地时基电路为根据权利要求1所述的装置的所述第一时基寄存器和所述第一控制电路的实例；和

全局时基电路，所述全局时基电路被配置为使每个本地时基电路中的所述第一时基寄存器同步，其中所述全局时基电路为根据权利要求1所述的第二时基寄存器和所述第二控制电路的实例。

10.根据权利要求9所述的集成电路，还包括时钟生成电路，所述时钟生成电路被配置为生成所述第一时钟，并且其中所述第二时钟被接收自所述集成电路的输入。

11.根据权利要求9所述的集成电路，其中所述第一时钟具有第一时钟频率并且所述第二时钟具有小于所述第一时钟频率的第二时钟频率，并且其中所述第二时钟频率与所述第一时钟频率的比率指示接下来连续时基值的差值。

12.一种方法，包括：

响应于第一时钟使第一时基寄存器中的第一时基值递增；

响应于所述第一时基值在同步事件之前达到所述第一值，使所述第一时基值在所述第一值处饱和；

响应于所述同步事件并且响应于所述第一时基值在所述同步事件之前未达到所述第一值，将所述第一值加载到所述第一时基寄存器中；

生成所述第一值；以及

响应于第二时钟生成所述同步事件。

13.根据权利要求12所述的方法，还包括：

响应于第三时钟使第二时基寄存器中的第二时基值递增；

响应于所述第二时基值在所述同步事件之前达到所述第一值，使所述第二时基值在所述第一值处饱和；以及

响应于所述同步事件并且响应于所述第二时基值在所述同步事件之前未达到所述第一值，将所述第一值加载到所述第二时基寄存器中。

14.根据权利要求13所述的方法，其中所述第一时钟和所述第三时钟具有相同的频率，并且其中所述第二时钟具有小于所述相同频率的第二频率。

15.根据权利要求12至14中任一项所述的方法，其中所述第一时钟具有第一频率，并且其中所述第二时钟具有小于所述第一频率的第二频率，并且其中连续同步事件中的所述第一值之间的差值取决于所述第一频率与所述第二频率的比率。

16.根据权利要求15所述的方法，其中所述同步事件为所述第二时钟的第一边沿。

17.根据权利要求16所述的方法，还包括响应于所述第二时钟的与所述第一边沿相对的第二边沿传输所述第一值，并且其中响应于所述第一时钟执行所述传输。

18.根据权利要求17所述的方法，其中所述第一边沿为所述上升沿并且所述第二边沿为所述下降沿。

19.根据权利要求12至18中任一项所述的方法，还包括：

由第一时钟源生成所述第一时钟；以及

由第二时钟源生成所述第二时钟，其中所述第一时钟源经受第一变化并且所述第二时钟源经受第二变化，其中所述第一变化的第一范围大于所述第二变化的第二范围。

20.根据权利要求12所述的方法，还包括：

响应于所述第一时钟使第三时基寄存器中的第三时基值递增；

响应于所述第三时基值在同步事件之前达到所述第一值，使所述第三时基值在所述第一值处饱和；以及

响应于所述同步事件并且响应于所述第三时基值在所述同步事件之前未达到所述第一值，将所述第一值加载到所述第三时基寄存器中。