CN1083285A

CN1083285A - 集成电路内的电路内仿真能力模式和使用该集成电路的无绳电话机

Info

Publication number: CN1083285A
Application number: CN93108706A
Authority: CN
Inventors: 戴尔E·古利克; J·W·彼得逊; 吉川宗弘
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1992-07-21
Filing date: 1993-07-21
Publication date: 1994-03-02
Anticipated expiration: 2013-07-21
Also published as: US5790833A; CN1070623C; DE69314875D1; JPH06195478A; EP0582392A1; KR940003266A; DE69314875T2; EP0582392B1

Abstract

一种电路内仿真能力模式，合并入集成电路内。电路内仿真能力模式禁止集成电路的微控制器，以便使用外部电路内仿真设备测试和调试集成电路而不必用电路内仿真硬件有形地代替微控制器。电路内仿真能力模式适用于任何集成电路，但发现合并有电路内仿真能力模式的集成电路尤其适用于集成有语言控制通道和调制解调器微控制器部分的无绳电话机的基座单元和听筒单元和无绳电话机的人机接口功能。

Description

本申请与申请号为US 07/917，497、07/917，489、07/917，488、07/917，503、07/918，627、07/918，626、07/918，625、07/918，631、07/918，624、07/918，622和07/918，621的美国专利申请有关。

这些相关的申请与本申请同一日期提交并转让给本发明的受让人。

本发明涉及在集成电路内的电路内仿真能力模式;尤其涉及这样一种电路内仿真能力模式，它被引入到包括有语音、控制通道或调制解调器的微控制器部分的集成电路内，或者与无绳电话机的人机接口功能合为一体。

电路内仿真器（ICE）是提供一样机的一种设备，例如包括与开发系统相连的对样机进行测试和调试的微控制器的样机集成电路。开发系统是一种工具，供样机开发软件，它把软件转换成能用于样机的形式，便于把软件卸载到样机的存储器中执行。有了ICE的帮助，样机就能分享开发系统的存储器和输入/输出。这便于在把样机与电子系统的其它单元集成在一起之前的样机开发初始阶段期间进行实时操作。通过如此使用ICE，可以在仅形成由多个完成各种功能的、组合在一起作为系统的单元组成的集成电子系统的一部分的样机内（很可能仅完成有限的功能）对硬件和软件产品进行测试。而且，一旦样机与整个集成系统集合在一起，则通过进行包括系统的软、硬件各方面的迭代可以把ICE用于对集成系统进行大范围的测试。

一般ICE设备是与同时测试的样机或电子系统分开的。如该技术领域的熟练人员所知，为了把ICE与特定的特测试的IC样机或电子系统相连和用于特定的待测试IC样机或电子系统，实际上必须用ICE硬件来代替IC的微控制器。仅通过这种有形的替代，ICE可以用于仿真微控制器，以便软件开发人员开发和调试他们的软件。如果保持微控制器与电子系统的剩余部分分开的话，也就是当它不与IC合并，并且可以从系统的剩余部分移开，那么用ICE硬件代替IC的微控制器是很容易实现的。如果微控制器被固定合并到待测试的IC中，则不容易用ICE硬件来代替微控制器。通常与IC合并和固定的微控制器优于一个与其连接的独立的单元。一般地把微控制器合并入IC从制造的观点来看更经济，而且减小了容纳设备的电子线路所需要的空间。

至今，仅已知一种对这些用ICE替代特定系统中的微控制器过程中固有的问题的解决方法。那种解决方法包括制造一微型ICE硬件部件，并把该部件合并入IC的设计中。然后把硬件部件用于仿真微控制器，为IC提供微控制器所有的常用功能。这种方法存在的问题是这些辅助的硬件部件增加了系统的成本和容纳系统所需要的空间。

本发明的合并入IC内的电路内仿真能力模式能用一外部ICE对软件和硬件进行测试和调试，而无需用ICE硬件来有形地替代IC的微控制器。综上所述，本发明提出了一种比用ICE硬件有形地替代微控制器来解决这问题更好的解决方案。

完全适合IC内合并入电路内仿真能力模式的一个特定的应用是无绳电话机。无绳电话机可以在几个方面与标准电话机相比。标准电话机由基座单元和由电线相互连接的听筒组成。基座单元本身通过另一电线连接到墙上的插孔、电话机柱或类似的延伸到电话网线的不可移动的构件上。因为与不与可移动的构件相连，因此电话用户的移动范围相当有限。即使连接听筒单元和基座单元以及基座单元到墙的电话线很长，通话-经接通，到处移动整个电话机在不同位置通话或者带着听筒单元各处走动都是很麻烦的事。在通话人和不可移动的墙或其它固定结构之间总是有一连续的有形连接线是十分不便的。

另一方面，无绳电话机比标准电话机有一显著的改进。在传统的无绳电话机中，基座单元仍然通过电线与在不可移动的墙上或者在其它类似物上的插座相连，由此接收和传输电话网线的信息信号。然而，无绳电话机的听筒是一个独立操作单元，通过它可以进行通话，并且，可以不用与基座单元有形地连接就可以接收呼叫。听筒单元有一发射/接收系统或者收发信机、一在耳机内的扬声器和一在送话口内的话筒。无绳电话机的基座单元和听筒单元是通过由电磁波（通常为无线电波）的发射和接收建立的通信信道来彼此通信的。这样，听筒单元可以被带到离基座单元较远的距离仍能进行通话和接收电话呼叫。由于在听筒单元和基座单元之间没有电话线，因此，用户可以不受妨碍地自由移动。

迄今，集成电路已经发展到使用在无绳电话机内来实现各种功能。但是，在这种电话机中的IC还有许多方面可以改进。一个方面包括把电路内仿真能力模式合并入IC的设计中。这一方面缓和了前面描述过的，在测试和调试中产生的、或与用外部ICE代替IC的微控制器有关、或与制造一个仿真微控制器的微电路内仿真器硬件芯片有关的问题。

基于上面所述，现在本技术的熟练人员应该理解，例如用于无绳电话机的IC合并入IC设计的电路内仿真能力模式，是对现存技术的改进。前面还未描述对现有技术的缺点和不足的改进。

为克服前面提到的缺点和不足，本发明通常提供一种合并入IC电路内的电路内仿真能力模式。本发明尤其提供这样一种合并入一个IC内的电路内仿真能力模式，该集成电路（IC）被设计成安装在无绳电话机的基座单元和听筒单元内，并且集成了语音、控制通道以及调制解调器和无绳电话的人机接口功能的微控制器部分。

在本发明的一个方面，本发明为一具有微控制器的集成电路，它包括一禁止微控制器的装置和一在微控制器被禁止时使外部仿真器有效的允许装置。

在本发明的另一个方面，上述的集成电路包括一复位引脚和一三电平1输入引脚，如果在复位引脚变高时，三电平1输入引脚为低电平，则复位时将激活禁止微控制器的装置和使外部仿真器有效的允许装置。

在本发明的又一个方面，上述微控制器有一时钟输入端，所述时钟输入端的信号通路在禁止装置和允许装置被激活时脱离所述微控制器。

在本发明的再一方面，上述的集成电路包括监视计时器，监视计时器在禁止装置和允许装置被激活时不工作。

在本发明的又一方面，上述集成电路包括地址和数据总线控制信号，在禁止装置和允许装置被激活时至少其中一个地址和数据总线控制信号成为输入。

在本发明的又一方面，上述集成电路包括至少一个内部连接I/O端口，禁止装置和允许装置使至少一个内部连接I/O端口的电通路脱离微控制器。

在本发明的又一方面，所述集成电路包括一时钟，与定时器0输入端和定时器1输入端电连接，在禁止装置和允许装置被激活时，时钟维持与微控制器的电通路。

本发明还包括对包含微控制器的集成电路的改进，其中，集成电路包括电路内仿真能力模式。

在本发明的另一方面，上述集成电路用于无绳电话机的基座单元和话筒单元。

为了全面理解本发明及其进一步目的和优点，现在可以参阅下面结合附图的详细描述，其中：

图1（由图1a和图1b组成）是包括按照本发明的电路内仿真能力模式的典型的集成电路（IC）的方框图;

图2是安装有包括按照本发明的电路内仿真能力模式的典型集成电路的无绳电话机的听筒单元的方框图;

图3是安装有包括按照本发明的电路内仿真能力模式的典型集成电路的无绳电话机的基座单元的方框图;

图4是可以形成包括按照本发明的电路内仿真能力模式的典型集成电路的一部分的微控制器的方框图;

图5是可以形成包括按照本发明的电路内仿真能力模式的典型集成电路的一部分的时钟发生模块的方框图;

图6是可以形成包括按照本发明的电路内仿真能力模式的典型集成电路的一部分的中断控制器的一种可能的结构图;

图7示出了处理从包括按照本发明的电路内仿真能力模式的典型IC内的逻辑模块来的中断原因信号所必须的状态、屏蔽和源寄存器的一种可能的结构;

图8示出了可以形成包括按照本发明的电路内仿真能力模式的典型的集成电路的一部分的监视计时器和复位输出机构的状态图;

图9示出了可以形成包括按照本发明的电路内仿真能力模式的典型的集成电路的一部分的监视计时器的一种可能的构成;

图10示出了可以形成包括按照本发明的电路内仿真能力模式的典型的集成电路的一部分的中断功能机构的一种可能的基本结构;

图11示出了可以包含在按照本发明的电路内仿真能力模式的典型的集成电路内的外部中断输入结构;

图12示出了可以包含在按照本发明的电路内仿真能力模式的典型的集成电路内的串行接口的框图;

图13是可以形成包括按照本发明的电路内仿真能力模式的典型集成电路的一部分的小键盘扫描器的框图;

图14是可以形成包括按照本发明的电路内仿真能力模式的典型集成电路的一部分的实时时钟模块的框图;

图15是可以形成包括按照本发明的电路内仿真能力模式的典型集成电路的一部分的电池电平检测器的框图;

图16示出了可以形成包括按照本发明的电路内仿真能力模式的典型集成电路的一部分的各种CT2模块;

图17是可以形成包括按照本发明的电路内仿真能力模式的典型集成电路的一部分的发送调制器的框图;

图18是可以形成包括按照本发明的电路内仿真能力模式的典型集成电路的一部分的帧控制器的框图;

图19是已合并有典型集成电路的无绳电话机（此后称为“无绳电话机”）的音频接口的框图;以及

图20是不包括模拟接口的无绳电话机的音频通路的框图。

为有助于理解本发明，在下面详细的描述中，仅举了一个例子，确切地描述本发明的电路内仿真能力模式的一个实施例，该模式被合并入用于无绳电话机系统的典型IC中。应当清楚地理解，本发明并不一定受这种应用的限制，虽然已经发现本发明在如此使用的实际应用中特别好。而且，还应当清楚地理解，在已描述的特定应用中可以使用本发明的多种不同的实施例，如通常所理解的，本发明仅受到所附的权利要求书的范围的限制。

电路内仿真能力模式的一般描述

本发明的电路内仿真能力模式被合并入集成电路的线路内。模式用于使IC的微控制器无效，并使外部ICE有效来代替微处理器。按照本发明把该模式合并入IC电路内，消除了已有技术中用ICE设备有形地代替微控制器以进行ICE软件开发和软件和硬件调试存在的问题。

把电路内仿真能力模式以由IC电路内专门的信号触发的形式与IC合并。因此，合并有电路内仿真能力模式的IC应当至少具有两种工作模式：普通工作模式和电路内仿真模式。在普通工作模式时，微控制器通过IC线路起控制电通路的功能。但，当IC线路内的专门信号触发电路内仿真能力模式时，控制功能从微控制器转移到外部ICE，然后，外部ICE代替微控制器控制IC线路。

因此，应当理解，一个IC可以支持一个使片上（on-chip）微处理器无效和相应使外部ICE有效的电路内仿真能力模式。在电路内仿真能力模式的最佳实施例中，如果在复位引脚变为高电平时，三电平1输入引脚为低电平，则在复位时在IC内触发该模式。而且，在这一实施例中，除了与定时器“0”和定时器“1”的输入端相连的时钟（该时钟可以在IC外）之外，所有的输入/输出端口的内部连接均不与微控制器（例如片外（off-chip）微控制器）相通。那么ALE和PSEN/成为输入端。在电路内仿真能力模式时，输入到微控制器的与片外微控制器相连的时钟被强制复位。在该实施例中，处于这种模式时，IC的监视计时器不工作。

IC本身

现在参见附图，为方便和清楚起见，在所有视图中，相同或相似的部件引用相同的参考号，从图1开始，图示了合并有按照本发明的电路内仿真能力模式的典型IC的框图。下面将讨论根据电路内仿真能力模式的典型IC的相关的部件。典型的IC包括8位微控制器，提供先进显微设备股份有限公司（AMD）生产的80C51系列的80C32T2型的功能，该微控制器也将在此在与合并入典型IC内的电路内仿真能力模式的特定的实施例有关的范围作讨论。

工作模式

从图1所示的IC的一般描述，开始可以注意到，IC有三种基本工作模式。这三种模式是电路内仿真模式、普通模式和测试模式。电路内仿真能力模式是本发明的主题。通常，电路内仿真能力模式使片上微控制器（在图1中用参考号40表示）失效，使外部ICE用于软件开发和软件和硬件调试。普通模式是这样一种模式，在该模式下，包含IC的产品由终端用户操作。最后一个工作模式测试模式基本上与普通模式相同，不同的是在测试模式时有可能实现IC的内部测试功能。

进入三种工作模式是由复位引脚42和三电平1输入（TR11）引脚44的状态控制的。虽然这些引脚42、44可以有多种不同方式的选择，但在复位引脚42变为无效时，一种方式将具有一种由IC控制和作用于其上的TRI1引脚状态。例如，如果TRI1为低电平，则电路内仿真能力模式有效。在中间电源或无连接点上，测试模式有效。最后，当TRI1引脚为高电平而且当复位引脚42变为无效时，IC可以工作在普通模式。

在这种典型的IC中，如果复位引脚42变为高电平时，三电平1输入引脚44为低电平，则电路内仿真能力模式在复位时被触发。而且，除了与定时器0和定时器1输入相连的时钟（该时钟可以在IC外）之外，所有与典型IC的I/O端口的内部连接都不与微处理器（例如片外微处理器）相通。这时ALE和PSEN/成为输入端。在电路内仿真能力模式时，输入到微控制器的与片外微控制器相连的时钟被强制复位。在这种模式下，监视计时器46不工作。

当图1所示的IC被设置在电路内仿真能力模式时，图1所示的多个引脚可以改变功能。具体地说，在电路内仿真能力模式时，下列引脚如下述改变功能：

引脚	ICE模式时的用途
		中断0／输出CSOUT0／	中断O／输出
中断I／输出CSOUT1／	中断1／输出
		CPU时钟输出	CPU时钟输出
CSOUT2／
		ALEI／O，输出	ALE输入
读／	读／输入
		写／	写／输入
地址15－8	地址15－8输入
		地址／数据7－0	地址／数据7－0－地址＝输入
	数据I／O＝O／I
		P1.6-0	高阻
p1.7	输入
		p3.1-0	高阻

寄存器

因为该技术的那些熟练人员的技术水平和图1-3图示的详细程度的缘故，在此不需要精确地描述所示的典型IC内的每个引脚和寄存器的功能。对于那些相关技术的熟练人员全面理解本发明的所有发明点，这些说明几乎没有必要。更进一步，可以参照有关这些或其它一些方面的进一步的详细说明的各种相关申请。

系统控制-要求

下面描述与电路内仿真能力模式相关的IC系统控制的某些方面。可以参见各种相关的申请以获得比在此描述的IC的系统控制要求和其它系统情况更详细的内容。

在图1所示的典型的IC中（如前面所述的，该IC是一种可以合并有本电路内仿真能力模式的典型的IC类型），在触发了IC的电路内仿真能力模式时，PSEN/引脚呈现高阻状态。

现在用系统控制的功能视图的一部分来讨论电路内仿真能力模式的I/O端口的利用和影响。相应地，紧接下面将讨论用于可以包括本发明的典型IC的四个I/O端口中的每一个端口。

对于端口0，它用于与多地址/数据总线位7-0相连。

端口1用于总I/O线。这些线通过软件设计成具体的控制功能。端口1I/O线包含一弱上拉。在仿真模式期间，弱上拉被禁止，并且端口引脚呈高阻状态。

端口2用于地址线15-18。端口2I/O线包含一弱上拉。禁止弱上拉是通过对相应的端口控制寄存器位（PCRB）设置一适当的值来完成的。在复位之后，端口2弱上拉有效。在仿真模式期间，弱上拉被禁止，并且端口引脚呈高阻状态。

现在，对于端口3，需要讨论P3.0、P3.1、P3.2、P3.3、P3.4、P3.5、P3.6和P3.7。

P3.0可以用作微控制器串行端口接收数据输入端（R×D），或者也可以用作通用I/O引脚。P3.1可以用作微控制器串行端口发送数据输出端（T×D），或者可以用作通用的I/O引脚。P3.2在内部用于脱离内部中断控制器（INT0）的中断输入端。P3.3在内部用于脱离内部中断控制器（INT1/）的中断输入端。P3.4用作内部定时器0时钟输入端。该引脚不适用于外部的IC。P3.5用于内部定时器1时钟输入端。该引脚不适用于外部的IC。P3.6是地址/数据总线的WR/选通。P3.7是地址/数据总线的RD/选通。端口3的I/O线包含一弱上拉。禁止弱上拉是通过对相应的端口控制寄存器位（PCRB）设置一适当的值来完成的。复位之后，端口3的弱上拉有效。在仿真模式期间，禁止弱上拉，并且端口引脚呈高阻状态。

现在讨论I/O缓冲器的结构，在可以合并有本发明的实施例的典型的IC中，端口1、2和3的I/O缓冲器可以通过软件控制禁止弱P沟道的上拉。这种功能是使缓冲器在外部信息驱动使缓冲器为低电平时切断电源源所必须的。这种典型IC的弱上拉禁止特征消除了不希望有的电源消耗的增加。AMD80C32T2缺乏这样一种机构。在复位之后，弱上拉使所有端口1、2和3的I/O缓冲器保持“高电平”。这种状态在功能上与80C32T2微控制器相兼容。为禁止弱上拉，软件首先必须通过用相应的端口控制寄存器位配置端口引脚来禁止每一位。相应的端口控制寄存器位驻留在与端口SFR位相同的地址上。例如，端口1驻留在SFR存储单元90H上。端口1控制寄存器也驻留在SFR存储单元90H上。仅在PCFIC SFR内的PCRA位被设置为“1”时，才改变端口1控制寄存器。在清除PCRA位时，对端口SFR地址的操作引起端口SFR的更新。

由于仅仅端口1、2和3包含有弱上拉，因此，端口0无该特点。

下面描述了典型IC内端口配置的不同组合。

端口控制寄存器位	端口	位功能
			0	0	驱动一个“0”输出，无上拉（80C51可兼容）
0	1	2个周期驱动一个“1”，弱上拉打开（80C51可兼容）
			1	0	驱动一个“0”输出，无上拉）
1	1	仅仅输入（无上拉，高阻输入）

在通电时，PCRA被禁止，任何对端口的写入将导致端口SFR的更新。一旦对PCFIG寄存器中的PCRA位进行设置，关闭每一个端口位的弱P-沟道器件就成为可能。在每个端口位被适当配置之后，用户必须在对端口进行写之前消除PCRA位。

如果用户在它被禁止之后打开弱P-沟道器件，端口引脚可以不立即返回到“1”。这种情况与80C51相似，外部设备驱动输入信号变低，然后使引脚“浮”回到“1”。信号的该上升时间与引脚的装入有关，可以用几个微秒稳定地返回到“1”。

现在讨论在典型IC的片上外围总线的接口，典型IC为可以合并有本发明的IC的一个例子，所有用户可见寄存器和片上RAM保存在微控制器地址/数据总线内部文本上。为了降低电源损耗，在访问存储空间期间该总线不改变状态。当IC处于电路内仿真模式时，这种节约电能的特点是不适用的，而且在访问程序存储空间期间，片上外围总线将进行变换。

现在讨论典型IC内的片上RAM，具有80C32T2微控制器的这样一种IC具有位于“内部数据RAM”空间内的256个字节RAM。1024个字节的附加“片上”RAM位于“外部数据”空间内。所有1024个字节片上RAM由实时时钟后备电池支持。被支持的RAM可以在低于2.2伏和电压下进行读和写访问。被支持的RAM可以在低于1.8伏的电压下保持数据。

现在讨论如何在典型IC运转停止期间进行中断，如果IC处于运转停止模式，微控制器处于空闲模式，微控制器的中断屏蔽位（TCON寄存器位7、2和0）的情况被忽略，使INT0/和INT1/中断。实际的TCON位不改变以防止IC进入禁止中断的运转停止模式。

还应当注意到，在典型的IC中，无论什么时候，CPUCLK的速率被设计成不小于9.216MHz，PSEN脉冲的宽度小于CPUCLK的一个周期（也就是说，下降沿滞后一个CPUCLK周期）。这减少了CPUCLO缓慢减低时外部存储设备消耗的电能。

参见图4，该技术的熟练人员应当注意到，ALEI/O引脚被多路复用为通用输出位9。INT0/OUT和INT1/OUT引脚被分别多路复用为与地址译码组件76分离的外部I/O0和外部RAM片选择输出端。在电路内仿真模式期间，这些引脚始终提供ALE-OUT、INT0/和INT1/输出功能。在普通操作期间，ALE引脚可以作为ALE输出或者作为通用输出9。在地址译码模块中由程序进行选择。在普通操作期间，INT0/和INT1/引脚始终用作片选输出端。

参见图4，该技术的熟练人员还应当注意到，80C32T2的地址总线的多路分解形式是通过锁存低位地址字节和提供锁存地址7-0引脚来构成的。地址在ALE的下降沿时锁存在A/D7-0总线上。在典型的IC中，在典型IC处于电路内仿真模式期间，内部定时器计算与把A/D7-0和ALE引到片上有关的延时。

为了有助于全面理解图4所示的微控制器和其在包括本发明的电路内仿真能力模式的典型IC内的作用，下面简单地讨论一下此处所示的每一个引脚。

P0.7-P0.0为微控制器I/O端口0。该端口提供多路复用D7-0和A7-0总线。当典型IC处于复位状态时，引脚保持弱高电位上。在运转停止时，引脚即可以保持在强低电位，也可以保持在弱高电位上。在电路内仿真模式时，该引脚呈高阻。

P1.7-P1.0为微控制器I/O端口1。该端口提供8个与并行端口模块有关的通用I/O引脚。当IC复位时，引脚保持弱高电位。在运转停止期间，引脚保持它们的已编程状态。在电路内仿真模式时，该引脚为高阻。

P2.7-P2.0是微控制器I/O端口2。该端口提供地址总线的8个高位（A15-A8）。当IC复位或停止运转时，引脚保持弱高电位。在电路内仿真模式时，该引脚为高阻。

P3.7是微控制器I/O端口3.7。该引脚提供微控制器RD/（读，低电平有效）选通。在电路内仿真模式时，该引脚为高阻。在运转停止时或在复位期间，该引脚保持弱高电位。

P3.6是微控制器I/O端口3.6。该引脚提供微控制器WR/（写，低电平有效）选通。在电路内仿真模式时，该引脚为高阻。在动转停止时或在复位期间，引脚保持弱高电位。

P3.1为微控制器I/O端口3.1。该引脚提供微控制器内部串行端口发送数据输出。该引脚也可以用作通用I/O端口。在电路内仿真模式时，该引脚为高阻。在复位时，该引脚保持弱高电位。在运转停止时，该引脚保持其已编程状态。

P3.0为微控制器I/O端口3.0。该引脚提供微控制器内部串行端口接收数据输入。该引脚也可以用作通用I/O端口。在电路内仿真模式时，该引脚为高阻。在复位时，该引脚保持弱高电位。在运行停止时，该引脚保持其已编程状态。

PSEN/是程序存储允许。有效时，端口0和2上的地址从属于代码空间。在电路内仿真模式时PSEN被设置成高阻状态，在普通模式时为输出端。在复位时，PSEN/保持弱高电位，在运转停止时，该引脚保持强高电位。

ALE是地址锁存允许。该信号用于锁存A/D7-0总线的地址。在电路内仿真模式期间ALE为高阻。在普通模式期间，ALE作为输出，多路复用为OU79。在运转停止或复位时，该引脚保持强高电位。

已锁存地址7-0为地址锁存的输出，提供非多路复用LA7-0总线。在复位、运转停止和电路内仿真模式时，这些引脚被强电位驱动。

系统控制-时钟发生器

时钟发生器82（见图1a）为典型IC提供晶体振荡器、电源模式控制、模块允许控制和时钟驱动器。

在IC被设置在运转停止模式时，18.432MHz振荡器（例如图3的振荡器72）和所有由其驱动的时钟均停止。除了实时时钟74外，所有模块被禁止。所有模拟引脚均被置于其关闭状态，也就是说，与IC处于复位时相同的状态。

对运转停止/微控制器时钟控制寄存器的一位进行设置使IC进入运转停止模式。在这一位被设置之后，振荡器72继续运行3.56-7.12微秒，软件使其自己进入其空闲状态，然后包括CPUCLK的所有时钟停止。在典型的IC中，如果在允许位被设置之后和CPU时钟停止之前接收到中断，则IC将终止运算停止周期。

继续讨论典型IC，对运转停止/微控制器时钟控制寄存器的访问是由互锁机构保护的，以减少由于软件问题引起的时钟偶然停止的风险。该机构需要软件写到一专门的访问控制寄存器，然后写入运转停止/微控制器时钟控制寄存器。这种两次写入过程必须在时钟速率控制寄存器更新之前进行两次。

复位、任何一个小键盘扫描器88的键按下指示，实时时钟中断（如果实时时钟74未被屏蔽）或者任何的非屏幕中断都产生唤醒。当IC脱离运转停止模式时，振荡器重新启动。振荡器稳定需要约3.56毫秒的延时。延时后，微控制器44和监视计时器46时钟重新启动。微控制器时钟以预先设计的速率重新启动。

当IC处于运转停止状态时，即使相关的中断允许位被清除，即，即使禁止中断，也允许小键盘任意键按下和实时时钟中断。实际的中断允许位不改变。另外，应当注意到，仍能在典型IC内的实时时钟模块24中屏蔽实时时钟中断。

典型IC的微控制器时钟具有一个带18.432MHz输入端的可编程驱动器。可编程速率除以2、4、8、16、32、64、128和256。当IC脱离运转停止模式时，CPU时钟返回到编程在控制寄存器内的速率。能通过将IC置于运转停止模式关闭CPUCLK。

当改变时钟速率时，无需产生违反80C32T2或其它合适产品的数据表定时说明书的时钟脉冲就能完成新频率的转换。

微控制时钟还具有可选择的自动加速模式。如果选择了自动加速项，则所有中断将微控制器强制划分成两种状态。在时钟加速之后，一直到速率重新编程到低值时，时钟将维持在已划分的两个频率上。在频率转换点上不允许有非法的短脉冲。

一旦微控制器发出进入运转停止的命令，停止之前处理器时钟继续运转3.56到7.12微秒。

各模块的时钟由时钟发生器82提供。控制位提供是否允许软件打开和关闭专门的模块。当一模块关闭时，其时钟停止并保持低电平。

串行端口94支持288KHz、144KHz和36KHz的数据速率。提供给串行端口模块的时钟由时钟发生模块82向下划分到所希望的数据速率。通过串行端口定时控制寄存器选择时钟速率。通过模块允许控制寄存器0使串行端口模块和该时钟恢复操作。当该模块被禁止时，时钟停止，并保持低电平。

图5是典型2C的时钟发生模块的框图。如图5中可看到的，时钟发生模块直接或间接包括振荡器70、运转停止模式控制逻辑170、微控制器控制逻辑172、模块允许174和模块时钟分割器176。紧接着下面将在各段中描述其中的各个部分。

振荡器70设计成在18.432MHz下运行，使用平行谐振状态晶体。需要一个启动电容，但典型IC使容量值最小，以节约电能。

运转停止模式/微控制器时钟控制逻辑170、172控制运转停止模式的进入、微控制器时钟频率和自动加速。

对于模块允许174，打开和关闭IC内专门模块的寄存器位被设置在时钟发生模块82中。这些位还使时钟停止向它们各自的模块输出。

模块时钟分割逻辑176为一分割器串，产生各模块需要的时钟频率。

时钟发生模块82有三个引脚。引脚MCLK XTAL为主时钟晶体引脚1。该引脚用于输入，位于振荡器70的输入侧。振荡器70被设计成与平行谐振晶体或外部逻辑电平输入之一一起工作。MCLK XTAL 2引脚为主时钟晶体引脚2。该引脚用于输出，位于振荡器70的输出侧。如果使用晶体，则该引脚与晶体相连。如果使用了外部逻辑电平信号，该引脚不连。CPUCLKOUT引脚与馈送到微控制器40的同一个时钟相连。这时一个可不与芯片相通的输出。在电路内仿真模式时，CPUCLKOUT始终有效。当IC不处于电路内仿真模式时，该时钟与并行I/O端口模块的CSOUT/2信号多路复用。多路复用控制位于地址译码模块76内（见图16）。在复位时，该引脚不执行CSOUT2/功能，并保持高电位。在运转停止时，如果该引脚设计成CPUCLK操作，则它保持低电平。

典型IC的时钟控制模块82包含下列可编程寄存器：运转停止/微控制器时钟控制寄存器;运转停止/微控制器时钟访问寄存器，保护寄存器;模块允许控制寄存器1;模块允许控制寄存器2和串行端口定时控制寄存器。

系统控制-地址译码器

所有内部寄存器以及片上RAM和典型IC三个外部芯片选择的地址均由地址译码器进行译码。在微控制器访问内部寄存器或内部RAM时，产生允许信号。当访问外部RAM空间或者两个外部I/O空间之一时，产生芯片选择输出。

典型IC的地址译码模块76包括CSOUT0/引脚、CSOUT1/引脚和CSOUT2/引脚。CSOUT0/引脚传送与INT0/OUT信号多路复用的信号。该引脚还在IC不处于电路内仿真模式时提供芯片选择功能。在对外部I/O 1空间执行MOVX指令时，CSOUT0/信号有效（低电平）。在复位或运转停止时，该引脚保持高电位。CSOUT1/引脚传送与INT1/OUT信号多路复用的信号。该引脚还在IC不处于电路内仿真模式时提供芯片选择功能。在对外部RAM空间执行MOVX指令时，CSOUT/1信号有效（低电平）。在复位或运转停止时，该引脚保持高电位。CSOUT2/引脚传送与CPUCLKOUT信号多路复用的信号。该引脚还在IC不处于电路内仿真模式时提供芯片选择功能，并且CSOUT2/允许位被设置在芯片选择控制寄存器内。在对外部I/O 2空间执行MOVX指令时CSOUT2/信号有效（低电平）。在复位时，该引脚保持高电位。如果该引脚被程序设定为CSOUT2/模式，则在运转停止时它将保持高电位。

前面提到的芯片选择控制寄存器是在地址译码模块76中的仅用户可见寄存器。

还可以注意到，典型IC的译码模块76包括地址锁存器和关联引脚。地址锁存器提供8位低地址位（LADDR7-0）的锁存表。在IC处于普通模式、运转停止模式或电路内仿真模式时，锁存地址总线（LADDR7-0）引脚为输出端。当IC处于运转停止时，该引脚被进入运转停止前最后的值强驱动。输出在ALE的下降沿改变。

系统控制-中断控制器

典型IC的中断控制器86搜集IC内部和外部的各种信号源的中断请求，并向微控制器40（INT0/和INT1）发出一个中断。

使用在可以合并有本发明的电路内仿真能力模式的典型IC内的中断系统具有多级结构，它包括中断原因和状态寄存器、局部屏蔽、局部中断源寄存器、主中断屏蔽寄存器和主中断源寄存器。紧接着下面在各段中进一步讨论这些部件中的各个寄存器。

对于中断原因和状态寄存器，中断原因形成最低级，对于每个模块是局部的。这些原因可以是引脚的输入、诸如空的或满的数据缓冲器的条件以及诸如此类条件。在软件读时，状态寄存器始终返回原因信号的当前状态（例如，输入引脚的当前逻辑电平）。通过中断屏蔽，使状态寄存器的位不受影响。

现在讨论局部屏蔽，原因信号与“中断屏蔽寄存器”的相关屏蔽信号进行“与”。这些“与”门的输出端与“局部中断源寄存器”相连。屏蔽寄存器位于包含相关原因信号的模块内。

软件用局部中断源寄存器来确定中断原因。可以在未屏蔽原因信号的上升沿、下降沿或者该两个边沿上设置中断源寄存器位。中断源寄存器的位被彼此独立地清除。通常，在软件响应于原因时消除各个位。该响应可以是读一个接收缓冲器、读一个输入端口状态寄存器等诸如此类。各寄存器位的输出一起相“或”产生一个中断请求信号。该信号被送至中断控制模块。信号源寄存器位于包含相关原因信号的模块中。

对于主中断屏蔽寄存器，中断请求信号与“主中断屏蔽寄存器”（位于中断控制器模块86中）的相关屏蔽信号进行“与”。这些“与”门的输出端与“主局部中断源寄存器”相连。

软件用主中断源寄存器确定中断原因。只要它们没有被屏蔽，中断源寄存器的位将影响中断请求信号的局部级别。通常，在软件响应于专门中断原因时，将清除各中断请求。主中断源寄存器的输出一起相“或”，并且被送至微控制器。

图6示出了典型IC的中断控制器86的结构。逻辑模块96（参见图1a）、外部中断输入端（如叉簧/自锁）、串行I/O 94、并行I/O（见图13和所附的讨论）、小键盘扫描器和实时时钟74模块的中断请求馈送至两个主中断源寄存器178、180。微控制器以主屏蔽寄存器0 182和主屏蔽寄存器1 184的形式提供主中断屏蔽功能。

仅作为一个例子，紧接着的下表示出了应用在无绳电话中的典型IC内的中断原因。

中断原因设置／被清除

D通道接收设置：接收缓冲器包含6个字节数据

被清除：在读接收缓冲器时

D通道接收错误设置：在已接收的D通道数据中检测到

的错误

被清除：读D通道状态寄存器

D通道发送设置：发送缓冲器空

被清除：在接收缓冲器装载时

SI／O 接收设置：接收缓冲器满

被清除：当发送缓冲器装载时

SI／O发送设置：发送缓冲器空

被清除：当发送缓冲器装载时

设置：在RTC源寄存器内定时器位设

RTC定时器置（并且没被屏蔽）

被清除：读RTC源寄存器

RTC报警设置：在RTC源寄存器内报警位设置

（并且没被屏蔽）

被清除：读RTC源寄存器

RTC更新结束设置：在RTC源寄存器更新结束位设置

（并且没被屏蔽）

被清除：读RTC源寄存器

PI／OP1.0-P1.1 设置：未屏蔽端口1引脚的已编程边沿

被清除：读PI／O中断源寄存器0

PI／OP1.2-P1.3 设置：未屏蔽端口1引脚的已编程边沿

被清除：读PI／O中断源寄存器1

PI／OP1.4-P1.7 设置：未屏蔽端口1引脚的已编程边沿

被清除：读PI／O中断源寄存器2

中断原因设置／被清除

小键盘状态设置：小键盘状态寄存器的改变

被清除：读小键盘状态寄存器

小键盘任一键按下设置：IC处于运转停止模式时键关闭

被清除：读主中断源寄存器1

设置：任一外部中断输入引脚的发送

（正常用于叉簧、合成器自锁和调制器自

外部中断输入端1、2 锁）

和3 被清除：读指定的外部状态寄存器（每

一个输入一个寄存器）

CHM 设置：CHM信号上升沿

被清除：读CHM／Sync源寄存器

SYNC 设置：Sync信号上升沿

被清除：读CHM／Sync源寄存器

SYNC－D 设置：Sync-D信号上升沿

被清除：读CHM／Sync源寄存器

Sync错误设置：Sync错误信号上升沿

被清除：读CHM／Sync源寄存器

图7示出了处理逻辑模块96的中断原因信号所必须的状态、屏蔽和信号源寄存器的结构。

典型IC的中断控制模块86由7个用户可访问寄存器组成：主中断源寄存器0 186;主中断屏蔽寄存器0 188;主中断源寄存器1 190;主中断屏蔽寄存器1 192;D-通道状态寄存器194;CHM/SYNG屏蔽寄存器196;和CHM/SYNG中断源寄存器198。

中断控制器86包括INT0/OUT引脚和INT1/OUT引脚。INT0/OUT信号为从中断控制器86到微控制器40的输出。它通过INT0/OUT引脚与片外相通。这仅用于电路内仿真模式下。当IC不处于电路内仿真模式时，该引脚用于芯片选择零（CSOUT0）输出。INT1/OUT引脚把中断控制器86的信号送到微控制器40。它通过INT1/OUT引脚与片外相通。这仅用于电路内仿真模式。在IC不处于电路内仿真模式时，该引脚用于芯片选择1（CSOUT1）输出。

中断控制模块内的用户可访问寄存器包括主中断源寄存器0 186;主中断源寄存器1 190;主中断屏蔽寄存器0 188;主中断屏蔽寄存器1 192;D通道状态寄存器;CHM/Sync中断源寄存器198;和CHM/Sync屏蔽寄存器196。

系统控制-监视计时器/复位

如果微控制器软件中止或丢失，则监视计时器进行检测，并向IC以及系统的剩余部分产生一个硬件复位。监视计时器46在运转停止模式或电路内仿真模式时不工作。

系统控制-并行端口

典型IC的并行I/O端口由微控制器端口1中断结构、11位通用输出锁存器、2个三电平输入引脚和三个外部中断输入组成。微控制端3内的R×D和T×D引脚也能象通用I/O端口一样工作。这些端口如果接着下面所讨论的一样分布。

对于微控制器端口P1.0-P1.7，可屏蔽中断按程序在每个引脚的一个边沿上产生。在典型IC中，为进行中断报告，引脚被分成三个独立的中断源寄存器，一个用于P1.7-4，一个用于P1.3-2，再一个用于P1.1-0。

通过通用输出寄存器0和1对有11个输出的通用输出编程。输出的缺省值全为高电平。

两个三电平输入信号引脚可以报告三种输入状态：高、低或开路。典型的应用是拨盘选择和生产测试模式选择。因此，如上面大量的详细讨论，三电平IN1被用于选择电路内仿真模式。

对于外部中断输入，设置三个输入引脚在上升和下降沿上产生中断请求。这些引脚能用于叉簧、通道合成器自锁和调制解调合成器自锁输入。

在功能上，在如输入一样编程时，所有8个端口1引脚能在边沿发送时产生或屏蔽的中断。在与微控制器分开的硬件内完成中断功能。图10示出了典型IC中断功能的基本结构。

参见图10，典型IC的输出锁存器提供11个控制外部功能的通用输出引脚。这时一对驻留在微控制器数据总线上的简单的寄存器（一个为7位，一个为4位）。在设置寄存器的一个位时（通过软件），相应的输出引脚也被设置。当清除该位时，该引脚也被清除。在它们缺省状态时提供通用输出之一的所有引脚为高电平时为缺省。

为除了小键盘（OUT6，7）和三电平输入（OUT 10）之外的所有引脚的多路复用控制被设置于产生它们其它功能的模块内，而不是设置于并行端口模块内（图10中由参考号208表示）。小键盘和三电平多路复用由通用输出寄存器1控制。

在并行I/O端口被禁止时，通过位于时钟发生模块82内的模块允许控制寄存器0使所有与通用输出端一样工作的引脚处于高阻状态。

继续参见图10，在典型IC内设置有两个引脚，能检测三种不同的输入状态，高、低和开路或不相连。在外部中断状态寄存器中报告输入状态。在复位引脚无效之后，三电平1输入引脚首先用于选择IC的工作模式。三电平1输入引脚可以用作典型IC有少许变化的普通输入端，但应当极其小心，因为复位能引起IC进入电路内仿真模式。

仍进一步参见图10，在典型IC内设置三个中断输入端，在上升和下降发送时产生中断请求。在独立的一位寄存器内报告各输入引脚的状态。如果自最后一次读其状态寄存器或对其复位以后引脚改变了状态，则锁存中断请求，并把它送至中断控制模块。读信号源寄存器，清除锁存，于是发出中断请求。

通常，在图10中，可以看到典型IC的11个输出是由在通用输出控制寄存器0和1中的它们各自的位来独立地控制的。而且，在读取时，通过上拉和下拉电阻把输入引脚拉到中间电位（Vcc/2）。每个引脚连至一对独立的比较器。如果输入为高电平，则对一个比较器加偏压，在其输出端产生高电位，如果输入为低电平，则对另一个比较器加偏压，在其输出端产生高电位。如果输入端开路，两个比较器输出为低电平状态。而且，可以注意到，引脚逻辑应当设计成在没有判定引脚状态时，使上拉电阻和下拉电阻无效。这就是电能节省特点。相对于Vcc或Vss的外部输入最大电阻为50欧姆（当输入为高电平或低电平时）。最大电容为50pF。

现在参见图11，图中示出了可以包括本发明的电路内仿真能力模式的典型IC的外部中断输入结构的更详细的视图。从中可以看到，该结构包含三个输入引脚220、222、224，三个状态寄存器226、228、230和三个发送检测锁存器232、234、236。

为一位寄存器的三个外部中断输入状态寄存器226、228、230报告外部中断输入引脚220、222、224的当前状态。状态位随引脚变化而变化。读其中一个寄存器清除相关的发送检测锁存器232、234、236。每个锁存器232、234、236的输出被馈送至中断控制模块86，与允许位进行“与”。

系统控制-串行端口

典型IC的串行接口是四个串行通道的组合。在典型IC中，这些通道提供与频率合成器、LCD控制器、EEPROM和PCM编码译码器测试设备的通信。一套组合的发送、接收和时钟逻辑用于支持合成器、LCD、EEPROM和PCM接口（见图12，其中发送、接收和时钟逻辑分别由参考号240、242和246表示）。该套组合的硬件称为S1/0接口。

对于已设计的典型IC的合成器接口，可以注意到IC和例如MB1501合成器芯片的合成器芯片之间的通信是单向的。通信仅能从IC到合成器。

对于典型IC的LCD接口，设置有串行接口，以在片上微控制器和NECμPD7225LCD控制器IC或类似IC之间进行通信。这也是一个单向接口，通信仅能从IC到LCD控制器。

典型IC的EEPROM接口是双向的，与8位和16位设备兼容，支持National、Gereral Instrumerts、Exel的接口。另外，需要支持在时钟下降沿输出数据的设备。因此，为广泛地与各种设备相兼容，可以把端口设计成在上升或下降沿接收数据。

对于典型IC的PCM测试端口，软件可以调用两种专门的模式，将串行端口转换成编码译码器或ADPCM代码转换测试端口。在编码译码模式，数据输入引脚成为64Kbps编码译码接收输入端，数据输出引脚成为64kbps编码译码发送输出端，时钟引脚成为512KHz选通PCM数据时钟输出端（在8KHz帧率时为8个周期的脉冲串）。在ADPCM测试模式，数据输入引脚成为64Kpbs ADPCM发送输入端（PCM数据输入端），数据输出引脚成为64Kbps ADPCM接收输出端（PCM数据输出），时钟引脚成为512KHz PCM数据时钟输出端（在8KHz帧率时为8位脉冲串）。B/D通道端口提供8KHz帧同步时钟。64KHz数据时钟必须与8KHz帧同步同步。

典型IC的PCM测试端口不使用串行I/O端口的发送缓冲器、接收缓冲器或时钟发生器。音频通路逻辑提供时钟和串行发送位流，并接收串行形式的接收数据。换句话说，PCM测试功能使用串行I/O端口引脚，但支持时钟发生、时钟同步、串到并和并行转换的逻辑在音频通路逻辑内处理。

系统控制-小键盘扫描器

可以包括本发明的电路内仿真能力模式的一个实施例的典型IC的小键盘扫描器提供支持超过36键的小键盘能力。该小键盘工作在两种模式下：1）活动检测和2）普通模式。

在活动检测模式，不必确定哪个键被按下，只需测定是否有键被按下。这便于在用户按键时把IC从运转停止模式唤醒。如果在IC处于运转停止模式时检测到活动，则向时钟发生模块产生一个输出。

在普通模式，检测被按下的键的识别码并作出报告。用户软件的责任是去抖动（debouncing）。在测检到活动时，如在一个键合上时产生一个中断。典型地，用户通过屏蔽小键盘中断、设置微控制器定时器（去抖动时间通常为4-16微秒）和从中断返回来响应中断。当定时器停止时，产生一个中断。这引起用户读取键盘状态寄存器，这时，该寄存器含有对已按下键的稳定的识别码。该状态包括无键按下码（00000000），多键按下码（0XXXXXX1）和对应各个键的码（ORRRCCCO）;其中R＝行码;C＝列码;X＝任意。

图13示出了小键盘扫描器的框图。该模块包含扫描单元250和小键盘状态寄存器252。

扫描器250包含行列输入引脚和比较器以及一块检测无键按下、多键按下和任一键按下的情况的逻辑254。

状态逻辑对扫描器的输入进行格式化，并向用户提供该状态。更具体地说，小键盘状态逻辑包含：

输入端 ·6行比较器输出

·6列比较器输出

·无键按下输出

·微控制器读选通

·微控制器数据总线

·地址译码模块的寄存器选择选通

输出端 ·在由地址译码模块访问时寄存器驱动内部数据总线

·寄存器值一变化就产生中断请求。该中断请求连至中断控制器。

译码器 ·把6行和6列信号译码成2个三位字（八-二进制译码）。该字与无键按下和多键按下指示相连形成7位字。寄存器的第7位始终为0。

系统控制-实时时钟

实时时钟设置在典型IC上。在IC电源接通时，该时钟74（见图1a）靠正常IC电源工作，在IC电源关闭时靠专用电池工作。实时时钟连接有32.768KHz的晶体。因此，设置一块1K字节的RAM。除了靠实时时钟电池输入引脚供电外，该片上RAM与实时时钟独立。

图14示出了典型IC实时时钟模块74的框图。

系统控制-电池电平检测器

典型的IC包括提供电源（如电池）电平超出2.7-5.5伏范围的数字显示的机构。

在功能上，电池电压监测电路比较Vcc引脚上的电压和内部阈值电压。如果Vcc大于阈值电压，比较器输出高电平。如果Vcc低于阈值电压，比较器输出低电平。在典型IC中，内部阈值电压可通过4位码从2.7伏到5.4伏进行程序设定，精度为±5%。

图15为典型IC的电池电平检测模块的框图。

CT2

合并有本发明的电路内仿真能力模式的典型IC的CT2部分可以包括下列模块：FIFO_s90、B/D通道端口（参见图3b）、发送调制解调器100、RSSI A/D转换器92和逻辑模块96。

在典型IC中，两个单向FIFO260、262设置在ADPCM块84、B通道I/O 264和帧格式器96之间，一人为发送方向，另一个为接收方向（见图16）。这些FIFO提供在72Kbps无线电脉冲串率和恒32Kbps ADPCM B通道端口速率之间的弹性存储器。从帧格式器96看FIFO呈串行，因为ADPCM工作在四位字节，所以由ADPCM块84看，FIFO为4位宽。

典型IC中的FIFO模块90或由逻辑模块96（具体地说为PLL1152）的1.152MHz时钟，或由时钟发生模块82的固定的1.152MHz时钟产生512KHz、32KHz和8KHz时钟。

典型IC内的B/D通道I/O端口提供6个多路复用以产生4个独立的功能的I/O引脚，4个功能包括加密、D通道I/O端口、信号发送（T_x调制器I/O）和6个通用输出端口。

典型IC的发送调制器100接收CT2逻辑模块96的串行数据，并将它转换成一对正交单端模拟输出。典型IC内产生的输出用来在外部与IF载波混合并迭加获得所希望的频率调制信号。

图17示出了调制器100的框图。调制器100的核心是由数据相关状态机器地址发生器272编址和由一串同步锁存器274跟踪的查找ROM270。两个由缓冲器跟踪的相同的6位+符号DAC驱动模拟输出。

如各种相同申请中更详细的讨论，可以在典型IC中设置测试模式，简化频谱测量。

接收信号强度指示（RSSI）模块92提供RF接收信号电平的数字显示。

现在全面讨论逻辑模块96，设置在帧控制器内，它包含接收定时恢复器、帧定时发生器、SYNC通道处理器、B通道处理器、D通道处理器和调制解调定时调节器。

图18是包括接收定时恢复器、帧定时发生器、SYNC通道处理器、B通道处理器、D通道处理器的帧控制器的框图。

对于接收定时恢复功能，产生接收数据的位同步定时，提供给各个功能。

SYN通道处理器接收脉冲串信号和接收时钟发生器（DPLL）的PLL时钟，它把已接收的同步信息送至帧定时发生器和CPU。它还接收帧定时发生器的发送定时脉冲、B通道处理器和D通道处理器的发送数据，并产生发送脉冲串信号。

帧定时发生器在系统正接收信号时，接收同步通道处理器已接收的同步信息，并把所有必要的接收和发送定时脉冲送至B通道处理器、D通道处理器、发送部分的SYN通道处理器、调制解调器定时调整器以及其它需要那些脉冲的块中。

调制解调器在它们正发送和接收调制解调器的参考信号时测量调制解调器和RF部分的延时。

无绳电话机应用

如上所讨论的，如果本发明的电路内仿真能力模式包括在用于无绳电话机的IC内，那么它很适合用于无绳电话机。现在参见图19和图20，图中示出了一种可以合并有包括本发明的电路内仿真能力模式的IC，例如前面描述的典型和IC的无绳电话机。这种无绳电话机包括听筒或终端设备2（图示在图19）和基座单元或基站4（图示在图20）。基座单元4由电话线连到墙上的引出线或插座、电话机柱或其它固定结构上，以使它可以通过电话网络线6接收和发送电话信息，还使它可以获得电源。听筒2上的天线8和基站4上相应的天线10用于通过发送和接收无线电波在两单元之间建立通信通道。与传统的一样，听筒单元2包括呼出或拨号呼出的小键盘12和分别联接有话筒14和扬声器16的送话口和耳机。电话号码可以在小键盘12上输入，相应的信息经通信通道发送至基座单元4，在那里再送至电话网络线6。换句话说，当基座单元4接收到电话网络线6来的指示有呼入的信息信号时，基座单元4的信号使听筒单元2产生振铃声，使基座单元4产生第二振铃声，指示有电话呼入。联邦通信委员会（FCC）规定这种听筒单元2和基座单元4之间呼叫服务区域的标准最大间距约为300米。一般，每个系统有十个双工信道，上信道为49MHz频段，下信道为46MHz频段。当然，FCC规定了这些工作参数，它们不是本发明一部分。

象听筒2一样，基座4包括话筒22、耳机24和小键盘26。而且听筒2和基座4两者还包括ROM28、30、EPROM32、34、LCD和控制器36、38以及多个通常与无线电信号和电源电平有关的其它部件。

从图19和图20中还可以看出，在听筒单元2和基座4中都使用了包括本发明的电路内仿真能力模式的IC。在图19中IC用参考号18指示，在图20中用参考号20指示。

现在，本技术的熟练人员基于上面所述应当完全知道和理解此处讲述的改进。还应当完全知道和理解在此描述的可以合并入IC中尤其是可以合并入用于无绳电话的IC中的电路内仿真能力模式的价值和优点。但，实际上此处所描述的各点可以在上面相关申请部分所列的相应案子中找到更详细的描述。虽然对于本技术的熟练人员实现本发明或者充分领悟最佳方式来说那些详细描述是不必要的，但可能会对他们有用;他们可能会希望参阅这些描述。

显然，借助于此处的讲述可以作出许多变型和变化。因此，本发明可以在所附的权利要求书范围内实现，而不是上面具体的描述。

Claims

1、一种集成电路，包括一微控制器，其特征在于，它包含：

禁止所述微控制器的装置；和

在所述微控制器被禁止时允许外部仿真器代替所述微控制器的功能的装置。

2、如权利要求1所述的集成电路，其特征在于所述集成电路包括：

复位引脚;和

三电平1输入引脚，如果在所述复位引脚变为高电位时，所述三电平1输入引脚为低电平，所述禁止装置和所述允许装置各个在复位时有效。

3、如权利要求1所述的集成电路，其特征在于所述微控制器具有向其输入的时钟，在所述禁止装置和所述允许装置有效时所述时钟输入不与所述微控制器相通。

4、如权利要求1所述的集成电路，其特征在于所述集成电路包括一监视计时器，在所述禁止装置和所述允许装置有效时所述程控定时器不工作。

5、如权利要求1所述的集成电路，其特征在于所述集成电路包括至少一个地址总线控制信号和至少一个数据总线控制信号，所述至少一个地址总线控制或者所述至少一个数据总线控制信号中的至少一个信号在所述禁止装置和所述允许装置有效时成为输入。

6、如权利要求1所述的集成电路，其特征在于所述集成电路包括至少一个内部连接I/O端口，所述禁止装置和所述允许装置使所述至少一个内部连接I/O端口与所述微控制器电相通。

7、如权利要求1所述的集成电路，其特征在于所述集成电路包括一时钟，与定时器0输入和定时器1输入电相连，在所述禁止装置和所述允许装置有效时所述时钟保持与所述微控制器的电相通。

8、一种集成电路，包含微控制器，其特征在于所述集成电路包括电路内仿真能力模式。

9、如权利要求8所述的集成电路，其特征在于所述集成电路用于无绳电话机的基座单元和听筒单元。