CN108320704A - 一种显示面板装置 - Google Patents

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Abstract

本发明涉及一种显示装置，包含像素阵列和为所述像素阵列中的子像素单元提供数据电压信号的多条数据线，每一条所述数据线对应用于为所述像素阵列中的每一行当中的一个预设子像素单元组提供所述数据电压信号，并且其中所述预设子像素单元组包含有多个数量的所述子像素单元。

Description

一种显示面板装置
技术领域
本发明主要是关于面板显示器领域，更确切地说，是一种关于AMOLED显示面板装置的设计，提出了一种利用一条信号线对应多列像素的显示驱动方式。
背景技术
相对于具有大尺寸和高分辨率的显示产品，具有小尺寸和分辨率较低的显示产品，由于其显示器的像素阵列中的行数有大幅度的减少，在相同的图像刷新频率条件下，每行像素实质上拥有较为充裕的信号刷新时间，因此可以适当的减少每行像素的信号扫描时间。此外，还考虑到小尺寸的显示产品由于产生本身的体积较小，导致容纳和放置电池的局部区域十分有限，因此其更注重产品系统的总体功耗，如果我们能够整体上减少驱动像素阵列的数据线的数量，可以极大的降低驱动芯片的端口数量。具体而言，在显示面板的总功耗固定的前提条件下，降低驱动芯片的输出端口则可以行之有效地改善驱动芯片的功耗，同时该方案因为减少了输出端口所以还可以降低驱动芯片的尺寸和成本。但是，如何大幅度的减少了信号线的端口数量和减少信号线对应的电压源数目，藉此来有效地降低驱动芯片的功耗，并缩减开发周期和减少开发成本，仍然是我们面临的问题之一。
发明内容
在一个可选实施例中，本发明提供过了一种显示装置，包含像素阵列和为所述像素阵列中的子像素单元提供数据电压信号的多条数据线，每条所述数据线对应用于为所述像素阵列中的每一行当中的一个预设子像素单元组PIX-SERI提供所述数据电压信号，并且其中所述预设子像素单元组PIX-SERI包含有多个数量的所述子像素单元。
上述的显示装置，藉由一组时序控制信号和一个扫描信号来控制是否向所述预设子像素单元组提供所述数据电压信号，当所述扫描信号和所述时序控制信号具有设定的有效逻辑状态时，所述预设子像素单元组中受所述时序控制信号和所述扫描信号控制的一个所述子像素电路会接收到所述数据电压信号。一组时序控制信号中的多个时序控制信号一对一地耦合到预设子像素单元组中的多个子像素单元。
上述的显示装置，每个所述子像素单元均包括第一、第二晶体管，所述第一、第二晶体管各具有控制端和第一、第二端，在所述预设子像素单元组中：所有的所述子像素单元的所述第一晶体管的所述第一端都连接到同一条所述数据线，而每个所述子像素单元中所述第一晶体管的所述第二端在所述第一晶体管导通阶段向所述第一晶体管所属的所述子像素电路提供所述数据电压信号；以及在所述预设子像素单元组中：每个所述子像素单元中所述第二晶体管的所述第一端接收一组所述时序控制信号中的一个而所述第二端则连接到所述第二晶体管所属的所述子像素单元中的所述第一晶体管的所述控制端；和在所述预设子像素单元组中：所有的所述子像素单元的所述第二晶体管的所述控制端都连接到所述预设子像素单元组所在行的一条扫描线而接收同一个所述扫描信号。
上述的显示装置，在所述扫描信号处于为第一逻辑电平的所述有效逻辑状态的阶段，该一组所述时序控制信号中的一系列时序控制信号按时间先后顺序依次翻转至所述第一逻辑电平后再返回第二逻辑电平，以使得所述预设子像素单元组包含的多个所述子像素单元先后依次接收到所述数据电压信号。
上述的显示装置，其中所述有效逻辑状态为第一逻辑电平，在耦合到所述预设子像素单元组所在行的一条所述扫描线上的所述扫描信号处于所述有效逻辑状态的阶段，接通所述预设子像素单元组中每个所述子像素单元的所述第二晶体管，并且在该阶段，该一组所述时序控制信号中的一系列时序控制信号按时间先后顺序依次翻转至所述第一逻辑电平后再返回第二逻辑电平；
从而所述预设子像素单元组中的多个所述子像素单元具有的一系列所述第一晶体管先后依次接通后再关断，以使得所述预设子像素单元组包含的多个所述子像素单元先后依次接收到所述数据电压信号。
上述的显示装置，第一逻辑电平为逻辑高电平以及第二逻辑电平为逻辑低电平。
上述的显示装置，在所述像素阵列中，每一行当中的所述预设子像素单元组中各个所述子像素单元所在的单个列具有的所有的所述子像素单元，均由同一条所述数据线提供所述数据电压信号。
上述的显示装置，同一条所述数据线为每一行当中的所述预设子像素单元组中各个所述子像素单元所在的多个列具有的所有的所述子像素单元提供所述数据电压信号。
上述的显示装置，每个所述预设子像素单元组中的所述子像素单元的数量均相等。
上述的显示装置，一组所述时序控制信号中的前一个所述时序控制信号返回所述第二逻辑电平完成时，后一个所述时序控制信号立刻翻转至所述第一逻辑电平。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
图1是传统显示面板装置一条信号线对应一列像素的基本架构。
图2是借助2TIC电路结构的像素电路为例来阐释本发明。
图3是2TIC电路结构的像素电路的时序控制的示意图。
图4是本发明中显示装置一条信号线对应多列像素的基本架构。
图5是本发明中显示装置的电路示意图。
图6是本发明中显示装置的时序控制的示意图。
图7是本发明中显示装置的阵列中任意一行具有预设子像素单元组的电路图。
具体实施方式
下面将结合各实施例，对本发明的技术方案进行清楚完整的阐述，但所描述的实施例仅是本发明用作叙述说明所用的实施例而非全部的实施例，基于该等实施例，本领域的技术人员在没有做出创造性劳动的前提下所获得的方案都属于本发明的保护范围。
参见图1，显示装置通常是以阵列的方式体现，并且阵列具有多行子像素单元和多列的子像素单元，例如图1所示的阵列具有多行子像素单元，如第一行P11、P12、P13……P1m和第二行P21、P22、P23……P2m等等，依此类推，直至延续到第N行Pn1、Pn2、Pn3……Pnm等。与多行子像素单元的布局相对对应的是，阵列还具有多列的子像素单元，如第一列P11、P21、P31……Pn1和第二列P12、P22、P32……Pn2等等，依此类推，直至延续到第M列P1m、P2m、P3m……Pnm等。阵列的列数M和行数N都是大于1的自然数，后文的内容将以阵列为讨论对象逐步介绍本发明。
参见图1，在面板显示领域，通常会利用一个驱动芯片10或类似的等同驱动器件提供的一根数据线来配合推动阵列中的某一列的所有子像素单元，例如第一根数据线D1为第一列的所有子像素单元P11、P21、P31……Pn1提供数据电压信号VDATA，第二根数据线D2为第二列的所有子像素单元P12、P22、P32……Pn2提供数据电压信号VDATA，依此类推，第M根的数据线DM为第M列的所有子像素单元P1m、P2m、P3m……Pnm提供数据电压信号VDATA。而每一行则共用一条扫描线，例如第一根扫描线为第一行所有的子像素单元P11、P12、P13……P1m提供扫描信号S1，第二根扫描线为第二行所有的子像素单元P21、P22、P23……P2m提供扫描信号S2，依此类推，第N根扫描线为第N行所有的子像素单元Pn1、Pn2、Pn3……Pnm提供扫描信号SN。
从以上揭示的内容很容易获悉，在图1中，有多少列的子像素单元就会有多少根图示的数据线Data-Line，如果数据线的数目与列数相同就无疑会导致驱动芯片10的输出端口数量众多，不利于减少产品的尺寸和降低功耗。本申请内容的发明精神之一就是要克服这一疑虑，极力避免引入过多的数据线。
参见图2，为了详细的阐明本申请内容，将以一个典型的2T1C像素电路12为例来进行解释说明，必须先行申明的是，虽然本发明是以该2T1C像素电路12作为范例来阐明本申请内容的发明精神，但这绝非意味着本申请仅仅受限于2T1C像素电路12。实质上，本文的阅读者应当意识到，任何藉由数据线提供数据电压信号来最终实现发光二极管器件发光的相关像素电路均适用于本发明提供的方案，典型的譬如现在已经公开的若干文献有：美国专利申请US20110227893、US6847340等或中国专利申请CN104036714A等涉及的像素电路同样也适用于本案的发明精神。
在图2所示意出的2T1C的子像素单元或像素电路12中，一个PMOS沟道类型的薄膜TFT驱动晶体管MD和一个OLED发光二极管串联在高电位的第一电源电压VDD(图中标识ELVDD)和低电位的第二电源电压VSS(图中标识ELVSS)之间。一个存储电容CS的一端连接于驱动晶体管MD的栅极控制端，并且该存储电容CS的相对另一端连接于驱动晶体管MD的耦合于第一电源电压VDD的源极，并且驱动晶体管MD的漏极连接到发光二极管的阳极以及发光二极管的阴极连接到第二电源电压VSS。在该2T1C像素电路12的数据电压信号输入端DataInput和该驱动晶体管MD的栅极之间连接有一个选通晶体管MS。其中晶体管MS的栅极受扫描信号SN的控制，例如当扫描信号SN为高电平阶段，由驱动芯片提供的数据电压信号Dm会通过导通的晶体管MS传输到存储电容CS连接于晶体管MD的栅极的一端实现数据写入，并且在一帧时间内数据电压信号由存储电容CS保持稳定，直到下一次扫描信号SN为高电平时就会再次重复以上响应动作。对应于图3的时序控制，在整个阵列中，以相邻的前一行的扫描信号SN-1、当前一行的扫描信号SN、相邻后一行的扫描信号SN+1的逐步移位为例，当扫描信号SN-1为有效逻辑状态时(如高电平)第N-1行的像素电路12实现数据电压信号的写入并且其后扫描信号SN-1返回至低电平，而当扫描信号SN为有效逻辑状态时(如高电平)第N行的像素电路12实现数据电压信号的写入并且其后扫描信号SN返回至低电平，当扫描信号SN+1为有效逻辑状态时(如高电平)第N+1行的像素电路12实现数据电压信号的写入并且其后扫描信号SN+1返回至低电平，依此类推循环实现发光二极管的发光和显示。这里选通晶体管MS的类型仅仅作为示范而不作为限制条件，譬如是NMOS的话则扫描信号SN为高电平时导通，反之亦然，选通晶体管MS是PMOS的话则扫描信号SN为低电平时导通。
因为本申请的发明精神在于如何以较少的数据线来实现向像素电路提供数据电压信号的途径，而不在于像素电路本身是什么电路架构，例如图2中选通晶体管MS的第一端接收数据电压信号Dm而在其导通时第二端可以输出数据电压信号Dm，反之，选通晶体管MS在关断时其第二端则不可以输出数据电压信号Dm，所以任意适用于本发明的子像素单元或者像素电路只要满足此一条规律/共性即可。至于图2中选通晶体管MS的第二端后面所连接的具体像素电路是什么类型，本发明其实并不关心，阅读者可以认为这里的2T1C像素电路12可籍由任意变换的各种替代性的像素电路或子像素单元来表征，故在阅读本文或者理解权利要求所限定范围时应当充分尊重本发明精神的本质。
参见图4，是本发明所披露的显示装置，其包含有像素阵列和为该像素阵列中的子像素单元Sub-Pixel提供数据电压信号VDATA的多条数据线D1、D2……DK，其中数值K是大于1的自然数，该多条数据线D1、D2……DK对应连接到驱动芯片10的若干输出端口。与现有技术中惯用的一条数据线对应一列的子像素单元的传统方案不同的是，本发明的技术方案要求：每条单独的数据线对应用于为像素阵列Pixels-Array中的任意一行Row中的预设子像素单元组PIX-SERE提供数据电压信号，并且其中该预设子像素单元组PIX-SERE应当包含有多个数量的子像素单元，而不是仅仅包含单个子像素单元。
参见图4，以像素阵列中的第N行中的预设子像素单元组PIX-SERI为例来阐释，并且第一条数据线D1为该预设子像素单元组PIX-SERI提供数据电压信号。为了叙述的方便，我们暂时以该预设子像素单元组PIX-SERI包含六个子像素单元作为示范来举例说明，但实质上这里的具体数量例如六个仅仅是范例而不构成任何特定的限制，如果有必要，该预设子像素单元组PIX-SERI所包含的子像素单元的数量可以是任选的。
在上文提及的像素阵列中，如果我们以行Row的视角来剖析该像素阵列，则第一条数据线D1(用较粗的黑线表征)连接到第一行当中的预设子像素单元组PIX-SERI{P11、P12、P13、P14、P15、P16}中的每一个，以及该第一条数据线D1还连接到第二行当中的预设子像素单元组PIX-SERI{P21、P22、P23、P24、P25、P26}中的每一个，等等，依此类推，直至第一条数据线D1还连接到第N行当中的预设子像素单元组PIX-SERI{Pn1、Pn2、Pn3、Pn4、Pn5、Pn6}这六个子像素单元中的每一个。所以显而易见，站在行的视角检视该像素阵列，第一条数据线D1的连接关系/规律是：从第一行到第N行中每一行的前六个子像素单元都与第一条数据线D1相连。
在上文提及的像素阵列中，如果我们以列Column的视角来剖析该像素阵列，第一条数据线D1连接到第一列当中的所有像素单元{P11、P21、……、Pn1}，以及该第一条数据线D1还连接到第二列当中的所有像素单元{P12、P22、……、Pn2}，等等，依此类推，直至第一条数据线D1还连接到第六列中的所有像素单元{P16、P26、……、Pn6}。所以显而易见，站在列的视角检视该像素阵列，第一条数据线D1的连接关系/规律是：从第一列到第六列中每一列的所有子像素单元都与第一条数据线D1相连。
值得注意的是，这里选取第一条数据线D1作为一个范例来解释说明仅仅是基于叙述上的便利，而不构成任何特定的限制，譬如第二条数据线D2的行Row连接关系/规律是：从第一行到第N行中任意每一行的第七至第十二个子像素单元都与该第二条数据线D2相连；以及第二条数据线D2的列Column连接关系/规律是：从第七列到第十二列中任意每一列的所有子像素单元都与该第二条数据线D2相连。后续的第三条数据线D3……至第K条数据线DK则按照同样的连接关系/规律类推。
参见图5，仍然以2T1C的子像素单元或像素电路12为例来进行叙述说明，我们设置选通晶体管MS(命名为第一晶体管)的第一端连接到第一条数据线D1上，选通晶体管MS的第二端向像素电路12或类似的子像素单元提供数据电压信号，只有当选通晶体管MS导通时第一条数据线D1上的数据电压信号才可以透过选通晶体管MS传输到像素电路12或类似的子像素单元，与之相反的情况是，如果选通晶体管MS关断时则第一条数据线D1上的数据电压信号无法透过选通晶体管MS传递到像素电路12或类似的子像素单元。并且在该可选的实施例中，选通晶体管MS的控制端连接到一个第二晶体管MJ的第二端，第二晶体管MJ的第一端用于输入一个时序控制信号SWJ，而第二晶体管MJ的控制端则耦合到扫描信号SN并受其驱动。该电路的工作机制在于，扫描信号SN控制第二晶体管MJ关断时，时序控制信号SWJ无法传输到选通晶体管MS的控制端，而仅仅只有当扫描信号SN控制第二晶体管MJ导通时，时序控制信号SWJ才可以经由接通的第二晶体管MJ传输到选通晶体管MS的控制端，进而在高电平和低电平之间切换的时序控制信号SWJ可以进一步驱动控制选通晶体管MS的导通与否。
选通晶体管MS(第一晶体管)、第二晶体管MJ它们的第一端例如是漏极(或源极)，第二端例如是源极(或漏极)，而控制端例如是栅极，它们作为电子开关，其控制端可以控制第一端和第二端之间是导通的还是关断的。并且如果第二晶体管MJ是NMOS晶体管则只有扫描信号SN为高电平的有效逻辑状态时第二晶体管MJ才导通(扫描信号SN为低电平则关断)，反之亦然，第二晶体管MJ是PMOS晶体管时则只有扫描信号SN为低电平的有效逻辑状态时第二晶体管MJ才导通(扫描信号SN为高电平则关断)。上文内容已经讨论，只有在第二晶体管MJ导通的前提下，时序控制信号SWJ才能耦合到选通晶体管MS的控制端，基于这一前提，如果选通晶体管MS是NMOS晶体管时则只有时序控制信号SWJ为高电平的有效逻辑状态时选通晶体管MS才导通(时序控制信号SWJ为低电平则关断)，反之亦然，当选通晶体管MS是PMOS晶体管时则只有时序控制信号SWJ为低电平的有效逻辑状态时选通晶体管MS才导通(时序控制信号SWJ为高电平则关断)。如果第二晶体管MJ不导通则选通晶体管MS会保持关断状态。
图5的2T1C子像素单元或像素电路12可以被应用于图4的像素阵列中，并且可藉由图6的工作时序来驱动。但是我们以图7所示的选取于像素阵列中的第N行的预设子像素单元组PIX-SERI{Pn1、Pn2、Pn3、Pn4、Pn5、Pn6}这六个子像素单元为例来详细阐明本发明这一时序的控制方式，并且图7中每个子像素单元具有的像素电路12'可以是任意类型，而不受限于2T1C模型。
参见图7，子像素单元Pn1、Pn2、Pn3、Pn4、Pn5、Pn6各自当中对应的第一晶体管MS1、MS2、MS3、MS4、MS5、MS6的第一端均一并连接到第一条数据线D1上，在第一条数据线D1上输入数据电压信号。子像素单元Pn1中第一晶体管MS1导通时可以通过第一晶体管MS1的第二端向该子像素单元Pn1提供数据电压信号，同样的，子像素单元Pn2中第一晶体管MS2导通时可以通过第一晶体管MS2的第二端向该子像素单元Pn2提供数据电压信号，依此类推，……子像素单元Pn6中第一晶体管MS6导通时可以通过第一晶体管MS6的第二端向该子像素单元Pn6提供数据电压信号。
参见图6和图7，后文将逐步介绍该一组时序控制信号SW1～SW6的驱动机制。在子像素单元Pn1中，第二晶体管MJ1的第一端输入时序控制信号SW1，第二晶体管MJ1的第二端连接到子像素单元Pn1中第一晶体管MS1的控制端。在子像素单元Pn2中，第二晶体管MJ2的第一端输入时序控制信号SW2，第二晶体管MJ2的第二端连接到子像素单元Pn2中第一晶体管MS2的控制端。在子像素单元Pn3中，第二晶体管MJ3的第一端输入时序控制信号SW3，第二晶体管MJ3的第二端连接到子像素单元Pn3中第一晶体管MS3的控制端。在子像素单元Pn4中，第二晶体管MJ4的第一端输入时序控制信号SW4，第二晶体管MJ4的第二端连接到子像素单元Pn4中第一晶体管MS4的控制端。在子像素单元Pn5中，第二晶体管MJ5的第一端输入时序控制信号SW5，第二晶体管MJ5的第二端连接到子像素单元Pn5中第一晶体管MS5的控制端。在子像素单元Pn6中，第二晶体管MJ6的第一端输入时序控制信号SW6，第二晶体管MJ6的第二端连接到子像素单元Pn6中第一晶体管MS6的控制端。
参见图7，在该预设子像素单元组PIX-SERI中，所有的子像素单元Pn1、Pn2、Pn3、Pn4、Pn5、Pn6各自的第二晶体管MJ1、MJ2、MJ3、MJ4、MJ5、MJ6的控制端都同时连接到该预设子像素单元组PIX-SERI所在行(也即第N行)的一条扫描线14，从而该等第二晶体管MJ1～MJ6的控制端会同时接收输入到扫描线14上的同一个扫描信号SN。
参见图6和图7，当耦合到预设子像素单元组PIX-SERI所在行的扫描线14上扫描信号SN处于有效逻辑状态(如高电平)的阶段，该阶段例如是图6中展示的时段T，则所有的第二晶体管MJ1、MJ2、MJ3、MJ4、MJ5、MJ6均被接通，并且在该阶段，一系列的时序控制信号SW1、SW2、SW3、SW4、SW5、SW6按时间先后顺序，先后依次从第二逻辑电平(如低电平)翻转至第一逻辑电平(如高电平)后再返回第二逻辑电平。注意一组时序控制信号SW1～SW6是非交叠的时序，意味着其中的任意前一个时序控制信号从第一逻辑电平跳转至第二逻辑电平后，相邻的后一个时序控制信号才会从第二逻辑电平跳转至第一逻辑电平，前后相邻的时序控制信号没有重叠的第一逻辑电平时段。下文内容将以整个时段T内的若干阶段T1～T6来阐释这种时序的工作机制。
在整个时段T内，时序控制信号SW1在第一阶段T1开始翻转进入高电平而接通第一晶体管MS1，子像素单元Pn1可以透过第一晶体管MS1从第一条数据线D1撷取数据电压信号，表征子像素单元Pn1中存储的数据电压信号可以用于点亮发光二极管，例如点亮红颜色R的OLED，第一阶段T1结束后时序控制信号SW1再翻转返回低电平。
在第一阶段T1结束后的一个第二阶段T2，时序控制信号SW2在该第二阶段T2开始翻转进入高电平而接通第一晶体管MS2，则子像素单元Pn2可以透过第一晶体管MS2从第一条数据线D1撷取数据电压信号，表征了子像素单元Pn2中存储的数据电压信号可以用于点亮发光二极管，例如点亮绿颜色G的OLED，并且在第二阶段T2结束之后时序控制信号SW2再翻转返回低电平。
在第二阶段T2结束后的一个第三阶段T3，时序控制信号SW3在该第三阶段T3开始翻转进入高电平而接通第一晶体管MS3，则子像素单元Pn3可以透过第一晶体管MS3从第一条数据线D1撷取数据电压信号，表征了子像素单元Pn3中存储的数据电压信号可以用于点亮发光二极管，例如点亮蓝颜色B的OLED，并且在第三阶段T3结束之后时序控制信号SW3再翻转返回低电平。
在第三阶段T3结束后的一个第四阶段T4，时序控制信号SW4在该第四阶段T4开始翻转进入高电平而接通第一晶体管MS4，则子像素单元Pn4可以透过第一晶体管MS4从第一条数据线D1撷取数据电压信号，表征了子像素单元Pn4中存储的数据电压信号可以用于点亮发光二极管，例如点亮红颜色R的OLED，并且在第四阶段T4结束之后时序控制信号SW4再翻转返回低电平。
依此类推，在第四阶段T4结束后的一个第五阶段T5，时序控制信号SW5在该第五阶段T5开始翻转进入高电平而接通第一晶体管MS5，则子像素单元Pn5可以透过第一晶体管MS5从第一条数据线D1撷取数据电压信号，表征了子像素单元Pn5中存储的数据电压信号可以用于点亮发光二极管，例如点亮绿颜色G的OLED，并且在第五阶段T5结束之后时序控制信号SW5再翻转返回低电平。
在第五阶段T5结束后的一个第六阶段T6，时序控制信号SW6在该第六阶段T6开始翻转进入高电平而接通第一晶体管MS6，则子像素单元Pn6可以透过第一晶体管MS6从第一条数据线D1撷取数据电压信号，表征了子像素单元Pn6中存储的数据电压信号可以用于点亮发光二极管，例如点亮蓝颜色B的OLED，并且在第六阶段T6结束之后时序控制信号SW6再翻转返回低电平。
藉由图6的时序和图7的像素阵列架构可以获悉，在T时段的起始时间点，该扫描信号SN从原本无法接通第二晶体管的第二逻辑电平(如低电平)开始进入有效逻辑状态的第一逻辑电平(如高电平)，从而接通第二晶体管，至T时段结束后扫描信号SN再翻转到第二逻辑电平并关断第二晶体管。更重要的是，从整个时段T内的六个阶段T1～T6，实现了预期的R/G/B-R/G/B的发光顺序。
参见图4，本发明披露的另一个规律还在于，在像素阵列中，每一行(例如第N行)当中的该预设子像素单元组PIX-SERI{Pn1、Pn2、Pn3、Pn4、Pn5、Pn6}所含的各子像素单元{Pn1、Pn2、Pn3、Pn4、Pn5、Pn6}各自所在的列(第一列至第六列)具有的所有的子像素单元均由同一条第一数据线D1提供数据电压信号，也即相当于第一列的子像素P11～Pn1、第二列的子像素P12～Pn2、第三列的子像素P13～Pn3、第四列的子像素P14～Pn4、第五列的子像素P15～Pn5、第六列的子像素P16～Pn6，这合计的六列中所有的子像素单元均由该同一条第一数据线D1提供数据电压信号。换句话说，传统方案采纳的数据线和像素列之间一对一(One-to-One)的对应连接关系，藉由本案提供的数据线和像素列之间一对一多(One-to-Multi/Many)的对应连接关系替代。
本发明在基本不改变原有面板电路结构的情况下，提出了一种一条信号线对应多列像素的显示驱动方案，在原有像素电路的Data输入端的开关TFT的Gate控制线上增加一个额外的开关TFT，并通过时序控制信号的设计，大幅度的减少了信号线的总体数目和驱动芯片的输出端口数量，可有效地减少驱动芯片的开发成本，同时降低系统的总体功耗，特别适用于便携式电子装置和各种小尺寸的显示设备。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (10)

1.一种显示装置，包含像素阵列和为所述像素阵列中的子像素单元提供数据电压信号的多条数据线，其特征在于，每一条所述数据线对应用于为所述像素阵列中的每一行当中的一个预设子像素单元组提供所述数据电压信号，并且其中所述预设子像素单元组包含有多个数量的所述子像素单元。
2.根据权利要求1所述的显示装置，其特征在于，藉由一组时序控制信号和一个扫描信号来控制是否向所述预设子像素单元组提供所述数据电压信号，当所述扫描信号和所述时序控制信号具有设定的有效逻辑状态时，所述预设子像素单元组中受所述时序控制信号和所述扫描信号控制的一个所述子像素电路得以接收到所述数据电压信号。
3.根据权利要求2所述的显示装置，其特征在于，每个所述子像素单元均包括第一、第二晶体管，所述第一、第二晶体管各具有控制端和第一、第二端，并且在所述预设子像素单元组中：
所有的所述子像素单元的所述第一晶体管的所述第一端都连接到同一条所述数据线，而每个所述子像素单元中所述第一晶体管的所述第二端在所述第一晶体管导通阶段向所述第一晶体管所属的所述子像素电路提供所述数据电压信号；和
每个所述子像素单元的所述第二晶体管的所述第一端接收一组所述时序控制信号中的一个而所述第二晶体管的所述第二端连接到所述第二晶体管所属的一个所述子像素单元中的所述第一晶体管的所述控制端；以及
所有的所述子像素单元的所述第二晶体管的所述控制端都连接到所述预设子像素单元组所在行的一条扫描线而接收同一个所述扫描信号。
4.根据权利要求2所述的显示装置，其特征在于，所述有效逻辑状态为第一逻辑电平，在所述扫描信号处于所述有效逻辑状态的阶段，一组所述时序控制信号按时间先后顺序依次翻转至所述第一逻辑电平后再返回第二逻辑电平，以使得所述预设子像素单元组包含的多个所述子像素单元先后依次接收到所述数据电压信号。
5.根据权利要求3所述的显示装置，其特征在于，所述有效逻辑状态为第一逻辑电平，在耦合到所述预设子像素单元组所在行的一条所述扫描线上的所述扫描信号处于所述有效逻辑状态的阶段，接通所述预设子像素单元组中每个所述子像素单元的所述第二晶体管，并且在该阶段，该一组所述时序控制信号中按时间先后顺序依次翻转至所述第一逻辑电平后再返回第二逻辑电平；
从而所述预设子像素单元组中的多个所述子像素单元具有的一系列所述第一晶体管先后依次接通后再关断，以使得所述预设子像素单元组包含的多个所述子像素单元先后依次接收到所述数据电压信号。
6.根据权利要求4或5所述的显示装置，其特征在于，所述第一逻辑电平为逻辑高电平以及所述第二逻辑电平为逻辑低电平。
7.根据权利要求1所述的显示装置，其特征在于，在所述像素阵列中，每一行当中的所述预设子像素单元组中各个所述子像素单元所在的单个列具有的所有的所述子像素单元，均由同一条所述数据线提供所述数据电压信号。
8.根据权利要求1所述的显示装置，其特征在于，同一条所述数据线为每一行当中的所述预设子像素单元组中各个所述子像素单元所在的多个列具有的所有的所述子像素单元提供所述数据电压信号。
9.根据权利要求1所述的显示装置，其特征在于，每个所述预设子像素单元组中的所述子像素单元的数量均相等。
10.根据权利要求2所述的显示装置，其特征在于，一组所述时序控制信号中的前一个所述时序控制信号返回所述第二逻辑电平完成时，后一个所述时序控制信号立刻翻转至所述第一逻辑电平。
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