CN108259747A - 一种基于soc的图像采集系统 - Google Patents

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Abstract

本发明涉及数据传输技术领域，特别是一种基于SOC的图像采集系统。包括SOC处理器模块和输入输出接口电路模块，所述SOC处理器模块内部集成有双核ARM处理器内核PS和可编程逻辑PL，所述输入输出接口电路模块包括并联设置的多个千兆以太网相机接口电路，每个所述千兆以太网相机接口电路的输入端均连接有一个相机，输出端均与可编程逻辑PL连接。8个千兆以太网相机接口，每个接口独立控制，PL并行控制，同时处理速度得到了提升。

Description

一种基于SOC的图像采集系统
技术领域
本发明涉及数据传输技术领域，特别是一种基于SOC的图像采集系统。
背景技术
液晶模组厂商在研发、生产、测试的各个环节中，对图像采集器千兆以太网相机接口的数量有不同的需求。以往的设计如×86主板 +PCIE图像采集卡的方案存在较多缺陷。
1、一块PCIE图像采集卡，最多支持4个千兆以太网相机接口，一旦需要更多的千兆以太网相机接口，则需要增加PCIE图像采集卡，但是受限于主板PCIE插槽的数量、带宽以及结构宽度，相机接口拓展困难。
2、传统×86主板+PCIE图像采集卡的方案基于FPGA进行，需要外接CPU才能使用，硬件结构复杂。
3、利用PCIE图像采集卡连接相机，由于PCIE图像采集卡无法给相机供电，需要额外增加相机供电装置，电路设计及应用现场布线复杂。
发明内容
为解决上述技术问题，本发明的目的在于提供一种简化电路结构、多相机接口且无需单独供电的基于SOC的图像采集系统。
本发明一种基于SOC的图像采集系统的技术方案为：包括SOC 处理器模块和输入输出接口电路模块，所述SOC处理器模块内部集成有双核ARM处理器内核PS和可编程逻辑PL，所述输入输出接口电路模块包括并联设置的多个千兆以太网相机接口电路，每个所述千兆以太网相机接口电路的输入端均连接有一个相机，输出端均与可编程逻辑PL连接。
较为优选的，所述输入输出接口电路模块还包括1个QSFP+光口，所述QSFP+光口的电信号与可编程逻辑PL连接，所述QSFP+ 光口的光信号通过MPO-MPO光跳线与光纤图像处理器或PC上 QSFP+光口连接。
较为优选的，所述QSFP+光口包括QSFP+接口电路和差分时钟发生器电路，所述QSFP+接口电路包括QSFP+连接器、集成于可编程逻辑PL内部的GTX高速收发器和4×10GbpsQSFP+光模块。
较为优选的，所述千兆以太网相机接口电路包括千兆以太网PHY 电路和RJ45插座，所述可编程逻辑PL内集成有千兆以太网MAC，所述相机数据通过千兆以太网PHY电路传输至千兆以太网MAC。
较为优选的，所述千兆以太网相机接口电路还包括POE供电电路，所述POE供电电路的电源输出端与RJ45插座连接,通过网线给千兆以太网相机供电。
较为优选的，所述差分时钟发生器电路包括第一OSC时钟电路和时钟发生器芯片，所述时钟发生器芯片输出差分参考时钟至可编程逻辑PL内集成的GTX高速收发器的差分时钟输入端，所述GTX高速收发器从接收到的数据中恢复出恢复出250MHz差分时钟，并将所述250MHz差分时钟反馈至时钟发生器芯片的差分时钟输入端，调整输出时钟的相位抖动，具有时钟同源功能。
较为优选的，还包括平台硬件最小电路模块，所述平台硬件最小电路模块包括第二OSC时钟电路、QSPI Flash电路、DDR3内存电路、 SDIO接口电路、UART-USB转换电路、千兆以太网接口电路以及 JTAG接口电路。
较为优选的，所述第二OSC时钟电路采用50MHz有源晶振。
较为优选的，所述差分时钟发生器电路的本振输入为25MHz，时钟输出为125MHz差分时钟，修正时钟输入为250MHz差分时钟。
较为优选的，双核ARM处理器内核PS和可编程逻辑PL之间采用AXI总线通讯。
本发明的有益效果是：
1、使用高性能SoC作为主控，内部集成双核ARM处理器内核PS，可编程逻辑PL，无需外接CPU处理器电路，极大地简化了电路结构、功能强大、节约了硬件成本；
2、8个千兆以太网相机接口，每个接口独立控制，PL并行控制，同时处理速度得到了提升；
3、与后端通过4×10Gbps QSFP+光纤接口通信，可以单独与PC 连接，也可以将多个图像采集平台通过光纤图像处理器与PC连接，增加了千兆以太网相机接口的数量，布线简单，抗干扰能力强，工作性能稳定可靠；
4、支持千兆以太网相机POE供电，极大地简化了电气布线。
附图说明
图1为本发明一种基于SOC的图像采集系统的硬件构架图；
图2为QSFP+接口电路原理框图；
图3为千兆以太网相机接口电路原理框图；
图4为差分时钟发生器电路原理框图；
1-SOC处理器模块和输入输出接口电路模块，2-平台硬件最小电路模块，3-输入输出接口电路模块，4-图像显示/检测/存储设备，5- 千兆以太网相机，101-可编程逻辑PL，102-双核ARM处理器内核PS， 103-AXI总线，301-千兆以太网MAC，302-千兆以太网PHY电路，303-RJ45插座，304-POE供电电路，306-第一OSC时钟电路，307- 时钟发生器芯片，308-QSFP+连接器，309-4×10Gbps QSFP+光模块。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
如图1所示，一种基于SOC的图像采集系统主要包括SoC处理器模块1、平台硬件最小电路模块2、输入输出接口模块3。其中， SoC处理器模块1内部集成双核ARM处理器内核PS102，可编程逻辑PL 101。双核ARM处理器内核PS 102用于调度SoC内部各软硬件模块，系统的有效数据提取，读/写DDR3模块；GTP数据封包模块等在可编程逻辑PL 101部分用HDL代码实现。
平台硬件最小电路模块2包括第二OSC时钟电路、QSPI Flash电路、DDR3内存电路、SDIO接口电路、UART-USB转换电路、千兆以太网接口电路以及JTAG接口电路。第二OSC时钟电路主要由 50MHz有源晶振组成，为双核ARM处理器内核PS 102提供系统时钟。QSPI Flash电路主要由32MB SPI Flash组成，用于存储平台boot 固件及操作系统镜像。SDIO接口电路由SD卡、SDIO接口芯片、SD 卡座及其外围电路组成，用于存储平台boot固件及操作系统镜像，与QSPI Flash电路互为备份关系。DDR3内存电路由2颗DDR3颗粒组成32位1GB DDR3，作为双核ARM处理器内核PS 102操作系统内存。由4两颗DDR3颗粒组成32位2GB DDR3，作为可编程逻辑PL 101图像数据缓存。UART-USB转换电路由UART-USB桥片及其外围电路组成，将双核ARM处理器内核PS 102的UART串口转换为 USB2.0接口，作为系统调试口。千兆以太网接口电路与双核ARM处理器内核PS 102的MAC连接，主要由以太网PHY芯片、RJ45连接器及其外围电路组成，作为通讯接口使用，可通过以太网口在线升级boot固件和操作系统镜像。JTAG接口电路用于向电路提供JTAG功能，用于片内软件和PL调试，具有短路保护和静电保护电路。
输入输出接口电路模块3包括8个千兆以太网相机接口电路和1 个4×10GbpsQSFP+光口(即四通道小型可插拔光口，QSFP+即Quad Small Form-factor PluggablePlus)，QSFP+光口主要包括QSFP+接口电路(即四通道小型可插拔接口电路)和差分时钟发生器电路(Clock Generator)，如图2所示，QSFP+接口电路包括QSFP+连接器(即四通道小型可插拔连接器)308、集成于可编程逻辑PL 101内部的GTX 高速收发器和4×10Gbps QSFP+光模块(即四通道小型可插拔光模块) 309。QSFP+光口的电信号与可编程逻辑PL 101连接，QSFP+光口的光信号通过MPO-MPO光跳线与光纤图像处理器或PC上QSFP+光口 (图像显示/检测/存储设备4)连接。与传统的电接口相比，极大的提升了传输距离、带宽以及速率，同时具有抗干扰能力强的特点。
如图3所示，千兆以太网相机接口电路包括千兆以太网PHY电路302、RJ45插座303和POE供电电路304。可编程逻辑PL内集成有千兆以太网MAC(媒体接入控制器)301，千兆以太网相机304的数据通过千兆以太网PHY电路302传输至千兆以太网MAC301，POE 供电电路304的电源输出端与RJ45插座303连接，用于通过RJ45 插座303直接为千兆以太网相机304供电。千兆以太网相机304无需外接电源供电，大大简化了电气布线。
如图4所示，差分时钟发生器电路(Clock Generator)由第一OSC 时钟电路306(25MHz有源晶振)、和时钟发生器芯片307组成。时钟发生器芯片307输出125MHz差分时钟作为可编程逻辑PL 101 GTX高速收发器的参考时钟，用可编程逻辑PL 101GTX高速收发器恢复的250MHz差分时钟调整时钟发生器芯片307输出的相位抖动，具备时钟同源功能，适用于多光口设备应用。
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (10)

1.一种基于SOC的图像采集系统，其特征在于：包括SOC处理器模块(1)和输入输出接口电路模块(3)，所述SOC处理器模块(3)内部集成有双核ARM处理器内核PS(102)和可编程逻辑PL(101)，所述输入输出接口电路模块(3)包括并联设置的多个千兆以太网相机接口电路，每个所述千兆以太网相机接口电路的输入端均连接有一个相机，输出端均与可编程逻辑PL(101)连接。
2.如权利要求1所述基于SOC的图像采集系统，其特征在于：所述输入输出接口电路模块(3)还包括1个QSFP+光口，所述QSFP+光口的电信号与可编程逻辑PL(101)连接，所述QSFP+光口的光信号通过MPO-MPO光跳线与光纤图像处理器或PC上QSFP+光口连接。
3.如权利要求2所述基于SOC的图像采集系统，其特征在于：所述QSFP+光口包括QSFP+接口电路和差分时钟发生器电路，所述QSFP+接口电路包括QSFP+连接器(308)、集成于可编程逻辑PL内部的GTX高速收发器和4×10Gbps QSFP+光模块(309)。
4.如权利要求1所述基于SOC的图像采集系统，其特征在于：所述千兆以太网相机接口电路包括千兆以太网PHY电路(302)和RJ45插座(303)，所述可编程逻辑PL(101)内集成有千兆以太网MAC(301)，所述相机数据通过千兆以太网PHY电路(302)传输至千兆以太网MAC(301)。
5.如权利要求4所述基于SOC的图像采集系统，其特征在于：所述千兆以太网相机接口电路还包括POE供电电路(304)，所述POE供电电路(304)的电源输出端与RJ45插座(304)连接，通过网线给千兆以太网相机供电。
6.如权利要求3所述基于SOC的图像采集系统，其特征在于：所述差分时钟发生器电路包括第一OSC时钟电路(306)和时钟发生器芯片(307)，所述时钟发生器芯片(307)输出差分参考时钟至可编程逻辑PL(101)内集成的GTX高速收发器的差分时钟输入端，所述GTX高速收发器从接收到的数据中恢复出250MHz差分时钟，并将所述250MHz差分时钟反馈至时钟发生器芯片(307)的差分时钟输入端，调整输出时钟的相位抖动。
7.如权利要求1所述基于SOC的图像采集系统，其特征在于：还包括平台硬件最小电路模块(2)，所述平台硬件最小电路模块(2)包括第二OSC时钟电路、QSPI Flash电路、DDR3内存电路、SDIO接口电路、UART-USB转换电路、千兆以太网接口电路以及JTAG接口电路。
8.如权利要求7所述基于SOC的图像采集系统，其特征在于：所述第二OSC时钟电路采用50MHz有源晶振。
9.如权利要求6所述基于SOC的图像采集系统，其特征在于：所述差分时钟发生器电路的本振输入为25MHz，时钟输出为125MHz差分时钟，修正时钟输入为250MHz差分时钟。
10.如权利要求1所述基于SOC的图像采集系统，其特征在于：双核ARM处理器内核PS(102)和可编程逻辑PL(101)之间采用AXI总线(103)通讯。
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