CN108254608A - 数字示波器及数字示波器的自校准方法 - Google Patents

Abstract

本发明公开一种数字示波器及数字示波器的自校准方法，在该数字示波器中包括多个前端模拟电路，每一前端模拟电路中，衰减网络输出端连接开关模块第一输入端，开关模块输出端连接放大电路输入端；各前端模拟电路的衰减网络输入端分别接入一路数字示波器输入信号；各前端模拟电路的放大电路输出端分别连接模数转换模块的一个输入端；模数转换模块输出端连接FPGA处理模块输入端；FPGA处理模块输出端连接CPU处理模块输入端；CPU处理模块的多个输出端分别连接各前端模拟电路的开关模块控制端、校准信号模块控制端和模数转换模块控制端；校准信号模块的多个输出端分别连接各前端模拟电路的开关模块第二输入端。本发明可实现数字示波器的自动相位校准。

Description

数字示波器及数字示波器的自校准方法

技术领域

本发明涉及数字示波器技术领域，尤其涉及数字示波器及数字示波器的自校准方法。

背景技术

数字示波器在电子测量中应用的非常广泛，一般的数字示波器都是多通道的，目前以2通道数字示波器和4通道数字示波器为主。

数字示波器一般由前端模拟电路、模数转换模块和数字处理系统组成，其中前端模拟电路由于模拟电路的离散型，其延时一般不同。模数转换模块内部一般由采样保持器和模数转换电路构成，它们均有一定的离散性。这样导致数字示波器各通道之间的延时不一样。当相同的信号经过这些通道后，导致最后显示的波形的相位不一致。这个群延迟导致的相位偏差，在测试频率越高的信号时，显示的波形越明显，对用户带来的困扰也越大。

传统数字示波器制造过程中，会使用外部信号对数字示波器通道间的相位进行校准。通过给数字示波器各个输入通道输入相同相位的信号，然后在软件中对各路显示的波形进行相位校准，使最后显示在数字示波器屏幕上的各个通道的信号相位一致。然而，使用外部信号对数字示波器通道间的相位进行校准，操作起来较为麻烦，无法实现数字示波器的自动相位校准。

发明内容

本发明实施例提供一种数字示波器，用以实现数字示波器的自动相位校准，该数字示波器包括：

多个前端模拟电路，模数转换模块(Analog-to-Digital Converter，ADC)，FPGA(Field-Programmable Gate Array，现场可编程门阵列)处理模块，CPU处理模块，校准信号模块；

每一前端模拟电路包括衰减网络、开关模块和放大电路；在每一前端模拟电路中，衰减网络输出端连接至开关模块第一输入端，开关模块输出端连接至放大电路输入端；各前端模拟电路的衰减网络输入端分别接入一路数字示波器输入信号；各前端模拟电路的放大电路输出端分别连接至模数转换模块的一个输入端；

模数转换模块输出端连接至FPGA处理模块输入端；FPGA处理模块输出端连接至CPU处理模块输入端；CPU处理模块的多个输出端分别连接至各前端模拟电路的开关模块控制端、校准信号模块控制端和模数转换模块控制端；校准信号模块的多个输出端分别连接至各前端模拟电路的开关模块第二输入端；

CPU处理模块用于控制各前端模拟电路的开关模块在自校准时切换至校准信号输入，控制校准信号模块产生多路相位相同的校准信号，对模数转换模块输出的各路数据进行相位校准。

本发明实施例还提供一种上述数字示波器的自校准方法，用以实现数字示波器的自动相位校准，该方法包括：

CPU处理模块控制各前端模拟电路的开关模块在自校准时切换至校准信号输入；

CPU处理模块控制校准信号模块产生多路相位相同的校准信号；

CPU处理模块对模数转换模块输出的各路数据进行相位校准，所述相位校准包括：以模数转换模块输出的各路数据其中一路数据的相位作为参考相位，通过调整其它各路数据的延时或其它各路数据采样时钟的延时，改变其它各路数据的相位，直至其它各路数据的相位相对于参考相位的延迟小于设定的容差。

本发明实施例中，通过衰减网络、开关模块和放大电路，实现数字示波器的前端模拟电路，并在数字示波器中设置校准信号模块，由CPU处理模块控制各前端模拟电路的开关模块在自校准时切换至校准信号输入，控制校准信号模块产生多路相位相同的校准信号，对模数转换模块输出的各路数据进行相位校准，从而通过对前端模拟电路和模数转换模块的校准，实现数字示波器的自动相位校准，校准过程实现简单，用户使用方便。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。在附图中：

图1为本发明实施例中数字示波器的示意图；

图2为本发明实施例中校准信号模块的示意图；

图3为本发明实施例中数字示波器的自校准方法示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

针对数字示波器不同输入通道的前端模拟电路和模数转换模块之间的群延迟，为了实现数字示波器的自动相位校准，在本发明实施例中提供一种数字示波器，如图1所示，该数字示波器可以包括：

多个前端模拟电路(在图1中以2个前端模拟电路为例)，模数转换模块，FPGA处理模块，CPU处理模块，校准信号模块；

每一前端模拟电路包括衰减网络、开关模块和放大电路；在每一前端模拟电路中，衰减网络输出端连接至开关模块第一输入端，开关模块输出端连接至放大电路输入端；各前端模拟电路的衰减网络输入端分别接入一路数字示波器输入信号；各前端模拟电路的放大电路输出端分别连接至模数转换模块的一个输入端；

模数转换模块输出端连接至FPGA处理模块输入端；FPGA处理模块输出端连接至CPU处理模块输入端；CPU处理模块的多个输出端分别连接至各前端模拟电路的开关模块控制端、校准信号模块控制端和模数转换模块控制端；校准信号模块的多个输出端分别连接至各前端模拟电路的开关模块第二输入端；

CPU处理模块用于控制各前端模拟电路的开关模块在自校准时切换至校准信号输入，控制校准信号模块产生多路相位相同的校准信号，对模数转换模块输出的各路数据进行相位校准。

由图1所示结构可以得知，本发明实施例在数字示波器每个前端模拟电路中，设置一个开关模块，用于切换数字示波器输入信号或者校准信号，校准信号由校准信号模块产生，连接到不同的通道。当需要进行相位自校准时，将开关模块切换到校准信号模块的输出，通过对模数转换模块输出的各路数据进行相位校准，从而完成数字示波器相位自校准。

具体实施时，通过衰减网络、开关模块和放大电路，实现数字示波器的前端模拟电路，实现放大和衰减不同增益的功能。其中，衰减网络通常可设置成直通和衰减两种模式，一般通过继电器切换直通和阻容衰减网络实现。各衰减网络输入端接入一路数字示波器输入信号，实现衰减不同增益的功能。

开关模块负责选择接入衰减网络的输出或校准信号。实施例中，开关模块可以是继电器。为避免继电器损坏，继电器的带宽大于数字示波器的带宽。开关模块也可以是模拟开关。为避免模拟开关损坏，模拟开关的带宽大于数字示波器的带宽，模拟开关的最大输入电压大于用户实际使用时衰减网络输出信号的最大电压。开关模块还可以通过加法放大电路实现，衰减网络的输出和校准信号分别接入到加法放大电路的不同输入端。

CPU处理模块控制各前端模拟电路的开关模块在自校准时切换至校准信号输入，控制校准信号模块产生多路相位相同的校准信号。多通道的数字示波器需要有多个前端模拟电路，校准信号模块的输出也需要有多路。

图2为本发明实施例中校准信号模块的一个具体实例图，如图2所示，本例中校准信号模块可以包括：PLL(Phase Locked Loop，锁相环)和功分电路；PLL输入端为校准信号模块控制端，PLL输出端连接至功分电路输入端，功分电路的多个输出端为校准信号模块的多个输出端。PLL输出的可以是正弦波，即点频信号，图2中以数字示波器中包括两个前端模拟电路，校准信号模块输出两路信号为例，正弦波经过功分电路分成两路信号输出，功分电路将正弦波分成两路幅度和相位相同的信号，输出给两个前端模拟电路的开关模块。实施例中，校准信号产生模块输出的信号也可以是阶跃响应信号、方波信号等。

校准信号产生模块可以是一个可设置频率的点频信号源，一般包括可配置频率的PLL。以输出两路信号为例，在执行自校准的过程中，CPU处理模块控制前端模拟电路中的开关模块切换到校准信号侧。CPU处理模块通过发送控制信号，可以配置PLL输出某个频率的信号，经功分电路后，两个同频、同相位的信号通过开关模块连接到两个前端模拟电路中的放大电路输入端。模数转换模块对两个前端模拟电路输出信号进行采样，采样后的数据由FPGA处理模块接收。

在前端模拟电路中，放大电路实现信号放大功能。各放大电路输出端分别连接至模数转换模块的一个输入端。

模数转换模块对接入的多路模拟信号进行采样，实现模数转换。实施例中，模数转换模块可以是由多片具有单路模拟输入的模数转换芯片构成，也可以是由单片具有多路模拟输入的模数转换芯片构成，或者可以是由多片具有多路模拟输入的模数转换芯片构成。当由多片具有多路模拟输入的模数转换芯片构成模数转换模块时，可以构成交织采样，即多个模数转换芯片同时对某一路信号进行采样，也可以构成非交织采样，即每个模数转换芯片只对一路模拟信号进行采样。

FPGA处理模块接收模数转换模块输出的数据，CPU处理模块对模数转换模块输出的各路数据进行相位校准。具体在进行相位校准时，可以通过对各路模数转换模块采样信号进行FFT运算，计算各路数据的相位值，通过相位调整使各路数据的相位相同。其中，FFT运算可以由FPGA处理模块或CPU处理模块完成。例如，FPGA处理模块可以具体用于：对模数转换模块输出的各路数据进行FFT运算，得到各路数据的相位，将各路数据的相位提供给CPU处理模块；CPU处理模块可以具体用于根据FPGA处理模块提供的各路数据的相位，对各路数据进行相位校准；又如，CPU处理模块可以具体用于：对模数转换模块输出的各路数据进行FFT运算，得到各路数据的相位，根据各路数据的相位对各路数据进行相位校准。

在进行相位校准时，可以通过调节模数转换模块采集的各路数据的时域波形，使每路数据的边沿对其，从而完成校准。校准时可以以一个通道为基准，将其它通道的相位校准到和基准相同，从而完成相位校准。实施时，可以允许有相位误差，只要相位差小于设定的容差，都可以认为是已校准。即在实施例中，CPU处理模块可以具体用于：以模数转换模块输出的各路数据其中一路数据的相位作为参考相位，改变其它各路数据的相位，直至其它各路数据的相位相对于参考相位的延迟小于设定的容差。

实施例中，相位调整可以通过调整模数转换模块输出数据的延时来实现，如果模数转换模块可以控制每一路数据的采样时钟的延时，也可以改变其它通道数据的采样时钟延时，使得每路数据的相位相同。即，CPU处理模块可以具体用于：通过调整其它各路数据的延时，改变其它各路数据的相位；或，通过调整其它各路数据采样时钟的延时，改变其它各路数据的相位。

具体实施时，模拟电路的延时随频率的变化不是恒定的，所以对不同频率的输入信号，产生的相位差是不一样的，即产生最大延时的信号频率不一定是数字示波器的最大带宽。而同一个数字示波器系列，是有不同的带宽型号的，所以需要针对不同的数字示波器带宽型号，动态的调整用于自动相位校准的校准信号频率。实施例中，CPU处理模块还可以用于：根据数字示波器的带宽，设置校准信号模块输出的信号频率从数字示波器的带宽向低频变化，并按设定的频率步进，对每一频点均计算其它各路数据的相位与参考相位之间的差值；将最大差值对应的频点配置为校准信号模块输出的用于自校准的校准信号频率；或，将最大差值与最小差值的中间值对应的频点配置为校准信号模块输出的用于自校准的校准信号频率。

如上所述，实施时如需达到更好的相位校准效果，可以根据数字示波器的带宽，设置PLL输出频率从数字示波器带宽开始往低频变化，按照一定的频率步进，每个频点均计算各路信号的相位值，与参考相位偏差最大的信号的频点，可以作为校准信号的频率用于自校准。这样数字示波器带宽内的各个频点的相位偏差都能得到最大的平衡。当前端模拟电路和模数转换模块产生的延时随频率而变化时，也可以取最大相位差和最小相位差的中间值对应的信号频率，来进行相位校准。确定最大相位差和最小相位差的过程，可以通过CPU处理模块配置校准信号模块产生不同频率的信号，每个频率信号进行相位计算来实现。

如图3所示，上述实施例中数字示波器的自校准方法可以包括：

步骤301、CPU处理模块控制各前端模拟电路的开关模块在自校准时切换至校准信号输入；

步骤302、CPU处理模块控制校准信号模块产生多路相位相同的校准信号；

步骤303、CPU处理模块对模数转换模块输出的各路数据进行相位校准。

具体的，可以通过对各路模数转换模块采样信号进行FFT运算，计算各路数据的相位值，通过相位调整使各路数据的相位相同。FFT运算可以由FPGA处理模块或CPU处理模块进行。例如，FPGA处理模块对模数转换模块输出的各路数据进行FFT运算，得到各路数据的相位，将各路数据的相位提供给CPU处理模块，CPU处理模块根据FPGA处理模块提供的各路数据的相位，对各路数据进行相位校准。或者，例如，CPU处理模块对模数转换模块输出的各路数据进行FFT运算，得到各路数据的相位，根据各路数据的相位对各路数据进行相位校准。

实施例中，步骤303具体可以包括：CPU处理模块以模数转换模块输出的各路数据其中一路数据的相位作为参考相位，改变其它各路数据的相位，直至其它各路数据的相位相对于参考相位的延迟小于设定的容差。具体的，CPU处理模块可以通过调整其它各路数据的延时，改变其它各路数据的相位；或，通过调整其它各路数据采样时钟的延时，改变其它各路数据的相位。

实施例中，数字示波器的自校准方法还可以包括：CPU处理模块根据数字示波器的带宽，设置校准信号模块输出的信号频率从数字示波器的带宽向低频变化，并按设定的频率步进，对每一频点均计算其它各路数据的相位与参考相位之间的差值；将最大差值对应的频点配置为校准信号模块输出的用于自校准的校准信号频率；或，将最大差值与最小差值的中间值对应的频点配置为校准信号模块输出的用于自校准的校准信号频率。

数字示波器的模拟前端电路和模数转换模块，通道间延迟有差异，但随时间和温度的变化相对较小，所以无需每次开机均进行自动相位校准，只需要在制造阶段进行，方便用户的使用。校准后得到的相位补偿数据可以由CPU进行保存在非易失性存储器中，每次开机，CPU调用该补偿数据，补偿到ADC采集的各路数据中。同时设计上可以保留用户自主选择进行校准的功能。即在实施例中，数字示波器的自校准方法可以在数字示波器的生产制造阶段执行，或者可以由用户在使用数字示波器时触发执行。例如当环境发生剧烈变化，或者超过校准保证期后，用户可以通过选择相位校准功能，进行二次相位校准。

此外，因为相位校准过程是对前端电路和ADC的组合产生的延时进行校准，所以如果数字示波器存在ADC和前端模拟电路的不同组合时，需要将不同组合的情况都进行相位校准，才能保证数字示波器不同工作模式的各路显示信号的相位差是经过校准的。

综上所述，本发明实施例中，通过衰减网络、开关模块和放大电路，实现数字示波器的前端模拟电路，并在数字示波器中设置校准信号模块，由CPU处理模块控制各前端模拟电路的开关模块在自校准时切换至校准信号输入，控制校准信号模块产生多路相位相同的校准信号，对模数转换模块输出的各路数据进行相位校准，从而通过对前端模拟电路和模数转换模块的校准，实现数字示波器的自动相位校准，校准过程实现简单，用户使用方便。

本发明实施例可以实现具有自校准功能的数字示波器，可以自校准各路前端模拟电路和模数转换模块带来的相位差。本发明实施例还可以针对不同带宽的数字示波器型号，进行自校准。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其它可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其它可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其它可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其它可编程数据处理设备上，使得在计算机或其它可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其它可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种数字示波器，其特征在于，包括：

多个前端模拟电路，模数转换模块，FPGA处理模块，CPU处理模块，校准信号模块；

每一前端模拟电路包括衰减网络、开关模块和放大电路；在每一前端模拟电路中，衰减网络输出端连接至开关模块第一输入端，开关模块输出端连接至放大电路输入端；各前端模拟电路的衰减网络输入端分别接入一路数字示波器输入信号；各前端模拟电路的放大电路输出端分别连接至模数转换模块的一个输入端；

模数转换模块输出端连接至FPGA处理模块输入端；FPGA处理模块输出端连接至CPU处理模块输入端；CPU处理模块的多个输出端分别连接至各前端模拟电路的开关模块控制端、校准信号模块控制端和模数转换模块控制端；校准信号模块的多个输出端分别连接至各前端模拟电路的开关模块第二输入端；

CPU处理模块用于控制各前端模拟电路的开关模块在自校准时切换至校准信号输入，控制校准信号模块产生多路相位相同的校准信号，对模数转换模块输出的各路数据进行相位校准。

2.如权利要求1所述的数字示波器，其特征在于，校准信号模块包括：

锁相环PLL，功分电路；

PLL输入端为校准信号模块控制端，PLL输出端连接至功分电路输入端，功分电路的多个输出端为校准信号模块的多个输出端。

3.如权利要求1所述的数字示波器，其特征在于，校准信号模块输出的校准信号为点频信号、阶跃响应信号或方波信号。

4.如权利要求1所述的数字示波器，其特征在于，开关模块为继电器；或，开关模块为模拟开关；或，开关模块为加法放大电路。

5.如权利要求1所述的数字示波器，其特征在于，模数转换模块由多片具有单路模拟输入的模数转换芯片构成；或，模数转换模块由单片具有多路模拟输入的模数转换芯片构成；或，模数转换模块由多片具有多路模拟输入的模数转换芯片构成。

6.如权利要求1所述的数字示波器，其特征在于：

FPGA处理模块具体用于：对模数转换模块输出的各路数据进行FFT运算，得到各路数据的相位，将各路数据的相位提供给CPU处理模块；CPU处理模块具体用于根据FPGA处理模块提供的各路数据的相位，对各路数据进行相位校准；

或，CPU处理模块具体用于：对模数转换模块输出的各路数据进行FFT运算，得到各路数据的相位，根据各路数据的相位对各路数据进行相位校准。

7.如权利要求1至6任一所述的数字示波器，其特征在于，CPU处理模块具体用于：

以模数转换模块输出的各路数据其中一路数据的相位作为参考相位，改变其它各路数据的相位，直至其它各路数据的相位相对于参考相位的延迟小于设定的容差。

8.如权利要求7所述的数字示波器，其特征在于，CPU处理模块具体用于：

通过调整其它各路数据的延时，改变其它各路数据的相位；

或，通过调整其它各路数据采样时钟的延时，改变其它各路数据的相位。

9.如权利要求7所述的数字示波器，其特征在于，CPU处理模块还用于：

根据数字示波器的带宽，设置校准信号模块输出的信号频率从数字示波器的带宽向低频变化，并按设定的频率步进，对每一频点均计算其它各路数据的相位与参考相位之间的差值；

将最大差值对应的频点配置为校准信号模块输出的用于自校准的校准信号频率；或，将最大差值与最小差值的中间值对应的频点配置为校准信号模块输出的用于自校准的校准信号频率。

10.一种权利要求1至9任一所述数字示波器的自校准方法，其特征在于，包括：

CPU处理模块控制各前端模拟电路的开关模块在自校准时切换至校准信号输入；

CPU处理模块控制校准信号模块产生多路相位相同的校准信号；

CPU处理模块对模数转换模块输出的各路数据进行相位校准，所述相位校准包括：以模数转换模块输出的各路数据其中一路数据的相位作为参考相位，通过调整其它各路数据的延时或其它各路数据采样时钟的延时，改变其它各路数据的相位，直至其它各路数据的相位相对于参考相位的延迟小于设定的容差。