CN108231574A - 锁紧圈及半导体的制作方法 - Google Patents

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Abstract

本发明实施例提供了一种锁紧圈及半导体的制作方法，涉及半导体技术领域。所述锁紧圈应用于半导体，所述锁紧圈设置有沟槽。当所述半导体处于PVD镀膜生产过程中，生产所述半导体的机台平台上安装有晶圆。所述晶圆上设置有所述锁紧圈。所述沟槽用于增加所述锁紧圈与所述晶圆之间的接触空间。所述锁紧圈用于保护所述机台平台及压紧所述晶圆，当溅射靶材溅射过程中，一部分原子掉落并沉积于所述沟槽内，通过设置沟槽的方式，增加锁紧圈与晶圆之间的接触空间，以使溅射靶材溅射过程中的原子沉积于所述沟槽内，实现了提高所述锁紧圈的使用寿命，降低制造成本。

Description

锁紧圈及半导体的制作方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种锁紧圈及半导体的制作方法。
背景技术
物理气相沉积(Physical Vapor Deposition，PVD)指利用物理过程实现物质转移，将原子或分子由源转移到基材表面上的过程。物理气相沉积的作用是可以使某些有特殊性能(强度高、耐磨性、散热性、耐腐性等)的微粒喷涂在性能较低的母体上，使得母体具有更好的性能。在半导体PVD镀膜生产过程中，溅射靶材溅射原子掉落在机台平台上，为了保护机台平台，会在晶圆上安装一枚锁紧圈，并将晶圆上表面压紧。
发明内容
本发明的目的在于提供一种锁紧圈及半导体的制作方法。为了实现上述目的，本发明采取的技术方案如下：
第一方面，本发明实施例提供了一种锁紧圈，应用于半导体，所述锁紧圈设置有沟槽。当所述半导体处于PVD镀膜生产过程中，生产所述半导体的机台平台上安装有晶圆。所述晶圆上设置有所述锁紧圈。所述沟槽用于增加所述锁紧圈与所述晶圆之间的接触空间。所述锁紧圈用于保护所述机台平台及压紧所述晶圆，当溅射靶材溅射过程中，一部分原子掉落并沉积于所述沟槽内，以提高所述锁紧圈的使用寿命，降低制造成本。
进一步地，上述沟槽为环形沟槽。所述锁紧圈包括圆环柱形本体。所述圆环柱形本体的内壁延所述圆环柱形本体的圆周方向上设置有所述环形沟槽。
进一步地，上述环形沟槽的外圆与内圆之间的宽度为0.1cm。
进一步地，上述圆环柱形本体从内向外依次设置有第一环形凹槽、第二环形凹槽和第三环形凹槽。所述环形沟槽的外圆直径小于所述第一环形凹槽的外圆直径。所述第一环形凹槽的外圆直径小于所述第二环形凹槽的外圆直径。所述第二环形凹槽的外圆直径小于所述第三环形凹槽的外圆直径。
进一步地，上述环形沟槽的外圆与内圆之间的宽度小于所述第一环形凹槽的外圆与内圆之间的宽度。所述第一环形凹槽的外圆与内圆之间的宽度小于所述第二环形凹槽的外圆与内圆之间的宽度。所述第二环形凹槽的外圆与内圆之间的宽度小于所述第三环形凹槽的外圆与内圆之间的宽度。
进一步地，上述环形沟槽的深度小于所述第一环形凹槽的深度。
进一步地，上述第一环形凹槽的深度、所述第二环形凹槽的深度与所述第三环形凹槽的深度均相等。
进一步地，上述环形沟槽延所述圆环柱形本体的圆周方向延伸有至少一个延伸部。
进一步地，上述延伸部为梯形。
第二方面，本发明实施例提供了一种半导体的制作方法，所述方法包括：当所述半导体处于PVD镀膜生产过程中，在生产所述半导体的机台平台上安装晶圆；在所述晶圆上设置锁紧圈，所述锁紧圈用于保护所述机台平台及压紧所述晶圆，所述锁紧圈设置有沟槽，所述沟槽用于增加所述锁紧圈与所述晶圆之间的接触空间，当溅射靶材溅射过程中，一部分原子掉落并沉积于所述沟槽内，以便于制作完成所述半导体。
本发明实施例的有益效果是：锁紧圈，应用于半导体，所述锁紧圈设置有沟槽。当所述半导体处于PVD镀膜生产过程中，生产所述半导体的机台平台上安装有晶圆。所述晶圆上设置有所述锁紧圈。所述沟槽用于增加所述锁紧圈与所述晶圆之间的接触空间。所述锁紧圈用于保护所述机台平台及压紧所述晶圆，当溅射靶材溅射过程中，一部分原子掉落并沉积于所述沟槽内，通过设置沟槽的方式，增加锁紧圈与晶圆之间的接触空间，以使溅射靶材溅射过程中的原子沉积于所述沟槽内，实现了提高所述锁紧圈的使用寿命，降低制造成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例的应用环境；
图2为本发明实施例提供的锁紧圈与晶圆的连接示意图；
图3为本发明实施例提供的锁紧圈的结构示意图；
图4为本发明实施例提供的半导体的制作方法的流程图。
图中：100-溅射靶材；110-轨迹；120-环件结构；130-连接部；140-晶圆；150-机台平台；200-锁紧圈；210-沟槽；212-延伸部；220-第一环形凹槽；230-第二环形凹槽；240-第三环形凹槽。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“连接”、应做广义理解，例如，可以是固定电连接，也可以是可拆卸电连接，或一体地电连接；可以是机械电连接，也可以是电电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
本申请发明人在实现本发明实施例中的技术方案的过程中，发现现有技术为：在半导体物理气相沉积(PVD)生产过程中用到锁紧圈，发明人发现在溅射靶材溅射过程中，会有一些原子如钽原子掉落在机台平台(heaf)上，为了保护机台平台，会在晶圆(wafer)上安装一枚锁紧圈(clamp ring)，并将晶圆上表面压紧，如此，一些原子如钽原子就会掉落在锁紧圈与晶圆连接部位。随着使用时间的增长，连接部位堆积的原子越来越多，安装晶圆的空间就逐渐减少，这个时候晶圆与锁紧圈会粘在一起，无法取下，(俗称粘片)。当连接部位的原子堆积到一定程度后，晶圆的安装位置也有受到干涉，最终将影响晶圆制作过程。
本申请发明人为了改善上述技术问题，发明本发明实施例中提供的技术方案。下面将结合具体例子及附图，对本发明实施例中提供的实施例进行详细描述。
本发明下述各实施例如无特别说明均可应用于如图1所示的环境中，如图1所示。溅射靶材100设置于半导体的机台平台150上方，环件结构120通过连接部130设置于溅射靶材100与机台平台150之间。高能量粒子(图1中的轨迹110)轰击溅射靶材100产生的一部分原子部分落在环件结构120上，一部分原子落在机台平台150上。为了保护机台平台150，生产半导体的机台平台150上安装有晶圆140。晶圆140上设置有锁紧圈200并锁紧圈200将晶圆140上表面压紧，如此，一些原子如钽原子就会掉落在锁紧圈200与晶圆140连接部位。请结合图1和图2，锁紧圈200上设置有沟槽210，一些原子如钽原子就会掉落在锁紧圈200与晶圆140连接部位的沟槽210内。
请结合参阅图1和图3，本发明实施例提供了一种锁紧圈200，应用于半导体，所述锁紧圈200设置有沟槽210。当所述半导体处于PVD镀膜生产过程中，生产所述半导体的机台平台150上安装有晶圆140。所述晶圆140上设置有所述锁紧圈200。所述沟槽210用于增加所述锁紧圈200与所述晶圆140之间的接触空间。所述锁紧圈200用于保护所述机台平台150及压紧所述晶圆140，当溅射靶材100溅射过程中，一部分原子掉落并沉积于所述沟槽210内，以提高所述锁紧圈200的使用寿命，降低制造成本。
进一步地，所述沟槽210可以为环形沟槽。所述锁紧圈200可以包括圆环柱形本体。所述圆环柱形本体的内壁延所述圆环柱形本体的圆周方向上设置有所述环形沟槽。
进一步地，所述环形沟槽的外圆与内圆之间的宽度为0.1cm。
进一步地，请参阅图3，所述圆环柱形本体从内向外依次设置有第一环形凹槽220、第二环形凹槽230和第三环形凹槽240。所述环形沟槽210的外圆直径小于所述第一环形凹槽220的外圆直径。所述第一环形凹槽220的外圆直径小于所述第二环形凹槽230的外圆直径。所述第二环形凹槽230的外圆直径小于所述第三环形凹槽240的外圆直径。即所述第一环形凹槽220包围所述环形沟槽210且同轴，所述第二环形凹槽230包围所述第一环形凹槽220且同轴，所述第三环形凹槽240包围所述第二环形凹槽230且同轴。
进一步地，所述环形沟槽210的外圆与内圆之间的宽度小于所述第一环形凹槽220的外圆与内圆之间的宽度。所述第一环形凹槽220的外圆与内圆之间的宽度小于所述第二环形凹槽230的外圆与内圆之间的宽度。所述第二环形凹槽230的外圆与内圆之间的宽度小于所述第三环形凹槽240的外圆与内圆之间的宽度。
进一步地，所述环形沟槽210的深度小于所述第一环形凹槽220的深度。
进一步地，所述第一环形凹槽220的深度、所述第二环形凹槽230的深度与所述第三环形凹槽240的深度均相等。
进一步地，所述环形沟槽210延所述圆环柱形本体的圆周方向延伸有至少一个延伸部212。在本实施例中，至少一个延伸部212包括2个延伸部212。2个延伸部212相对于所述圆环柱形本体中心对称。
进一步地，所述延伸部212为梯形。
本发明实施例提供了一种锁紧圈200，应用于半导体，所述锁紧圈200设置有沟槽210。当所述半导体处于PVD镀膜生产过程中，生产所述半导体的机台平台150上安装有晶圆140。所述晶圆140上设置有所述锁紧圈200。所述沟槽210用于增加所述锁紧圈200与所述晶圆140之间的接触空间。所述锁紧圈200用于保护所述机台平台150及压紧所述晶圆140，当溅射靶材100溅射过程中，一部分原子掉落并沉积于所述沟槽210内。通过设置沟槽的方式，增加锁紧圈与晶圆之间的接触空间，以使溅射靶材溅射过程中的原子沉积于所述沟槽内，实现了提高所述锁紧圈的使用寿命，降低制造成本。
请参阅图4，本发明实施例提供了一种半导体的制作方法，所述方法包括：
步骤S400：当所述半导体处于PVD镀膜生产过程中，在生产所述半导体的机台平台上安装晶圆；
步骤S410：在所述晶圆上设置锁紧圈，所述锁紧圈用于保护所述机台平台及压紧所述晶圆，所述锁紧圈设置有沟槽，所述沟槽用于增加所述锁紧圈与所述晶圆之间的接触空间，当溅射靶材溅射过程中，一部分原子掉落并沉积于所述沟槽内，以便于制作完成所述半导体。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的半导体的制作方法的具体工作过程，可以参考前述锁紧圈实施例中的对应过程，在此不再赘述。
本发明实施例提供了一种半导体的制作方法，所述方法包括：当所述半导体处于PVD镀膜生产过程中，在生产所述半导体的机台平台上安装晶圆；在所述晶圆上设置锁紧圈，所述锁紧圈用于保护所述机台平台及压紧所述晶圆，所述锁紧圈设置有沟槽，所述沟槽用于增加所述锁紧圈与所述晶圆之间的接触空间，当溅射靶材溅射过程中，一部分原子掉落并沉积于所述沟槽内，以便于制作完成所述半导体。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种锁紧圈，其特征在于，应用于半导体，所述锁紧圈设置有沟槽，当所述半导体处于PVD镀膜生产过程中，生产所述半导体的机台平台上安装有晶圆，所述晶圆上设置有所述锁紧圈，所述沟槽用于增加所述锁紧圈与所述晶圆之间的接触空间，所述锁紧圈用于保护所述机台平台及压紧所述晶圆，当溅射靶材溅射过程中，一部分原子掉落并沉积于所述沟槽内，以提高所述锁紧圈的使用寿命，降低制造成本。
2.根据权利要求1所述的锁紧圈，其特征在于，所述沟槽为环形沟槽，所述锁紧圈包括圆环柱形本体，所述圆环柱形本体的内壁延所述圆环柱形本体的圆周方向上设置有所述环形沟槽。
3.根据权利要求2所述的锁紧圈，其特征在于，所述环形沟槽的外圆与内圆之间的宽度为0.1cm。
4.根据权利要求2所述的锁紧圈，其特征在于，所述圆环柱形本体从内向外依次设置有第一环形凹槽、第二环形凹槽和第三环形凹槽，所述环形沟槽的外圆直径小于所述第一环形凹槽的外圆直径，所述第一环形凹槽的外圆直径小于所述第二环形凹槽的外圆直径，所述第二环形凹槽的外圆直径小于所述第三环形凹槽的外圆直径。
5.根据权利要求4所述的锁紧圈，其特征在于，所述环形沟槽的外圆与内圆之间的宽度小于所述第一环形凹槽的外圆与内圆之间的宽度，所述第一环形凹槽的外圆与内圆之间的宽度小于所述第二环形凹槽的外圆与内圆之间的宽度，所述第二环形凹槽的外圆与内圆之间的宽度小于所述第三环形凹槽的外圆与内圆之间的宽度。
6.根据权利要求4所述的锁紧圈，其特征在于，所述环形沟槽的深度小于所述第一环形凹槽的深度。
7.根据权利要求4所述的锁紧圈，其特征在于，所述第一环形凹槽的深度、所述第二环形凹槽的深度与所述第三环形凹槽的深度均相等。
8.根据权利要求2所述的锁紧圈，其特征在于，所述环形沟槽延所述圆环柱形本体的圆周方向延伸有至少一个延伸部。
9.根据权利要求8所述的锁紧圈，其特征在于，所述延伸部为梯形。
10.一种半导体的制作方法，其特征在于，所述方法包括：
当所述半导体处于PVD镀膜生产过程中，在生产所述半导体的机台平台上安装晶圆；
在所述晶圆上设置锁紧圈，所述锁紧圈用于保护所述机台平台及压紧所述晶圆，所述锁紧圈设置有沟槽，所述沟槽用于增加所述锁紧圈与所述晶圆之间的接触空间，当溅射靶材溅射过程中，一部分原子掉落并沉积于所述沟槽内，以便于制作完成所述半导体。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112501577A (zh) * 2020-11-30 2021-03-16 宁波江丰电子材料股份有限公司 一种晶圆固定环及其制备方法与应用
CN112908908A (zh) * 2021-01-29 2021-06-04 宁波江丰电子材料股份有限公司 一种晶圆托盘的背面结构及其加工方法
CN114672780A (zh) * 2022-03-22 2022-06-28 颀中科技（苏州）有限公司 晶圆托盘及晶圆片溅渡设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040005787A1 (en) * 2002-07-02 2004-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method to reduce residual particulate contamination in CVD and PVD semiconductor wafer manufacturing
CN104878363A (zh) * 2014-02-28 2015-09-02 北京北方微电子基地设备工艺研究中心有限责任公司 机械卡盘及等离子体加工设备
CN106702342A (zh) * 2015-11-17 2017-05-24 宁波江丰电子材料股份有限公司 用于靶材溅射工艺的压紧环

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040005787A1 (en) * 2002-07-02 2004-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method to reduce residual particulate contamination in CVD and PVD semiconductor wafer manufacturing
CN104878363A (zh) * 2014-02-28 2015-09-02 北京北方微电子基地设备工艺研究中心有限责任公司 机械卡盘及等离子体加工设备
CN106702342A (zh) * 2015-11-17 2017-05-24 宁波江丰电子材料股份有限公司 用于靶材溅射工艺的压紧环

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112501577A (zh) * 2020-11-30 2021-03-16 宁波江丰电子材料股份有限公司 一种晶圆固定环及其制备方法与应用
CN112908908A (zh) * 2021-01-29 2021-06-04 宁波江丰电子材料股份有限公司 一种晶圆托盘的背面结构及其加工方法
CN114672780A (zh) * 2022-03-22 2022-06-28 颀中科技（苏州）有限公司 晶圆托盘及晶圆片溅渡设备
CN114672780B (zh) * 2022-03-22 2023-09-19 颀中科技（苏州）有限公司 晶圆托盘及晶圆片溅渡设备

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PB01 Publication
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SE01 Entry into force of request for substantive examination
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RJ01 Rejection of invention patent application after publication

Application publication date: 20180629

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