CN108182167B - 基于集成电路的可重构架构及实现方法 - Google Patents

基于集成电路的可重构架构及实现方法 Download PDF

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Abstract

本发明公开了一种基于集成电路的可重构架构及实现方法，该架构包括：位于第一层的上级监控电路、位于第二层的两级三冗余电路，以及位于底层的选通电路和输出电路；其中，上级监控电路用于对系统的故障诊断、控制、调配和重构；两级三冗余电路包括电路级和模块级的三冗余设计，用于处理高速运算、通信和测控；选通电路受上级监控电路的选通信号控制，选通当前工作的输出为送入输出电路的量。本发明架构采用金字塔形体系结构，从结构设计上研究提高系统抗单粒子效应能力，并结合了两级三冗余设计，特别适用于航天应用。相比现有技术，本发明采用金字塔架构，可靠性高；抗单粒子效应能力大大提高；具有硬件、软件两级冗余设计；具有可重构能力。

Description

基于集成电路的可重构架构及实现方法
技术领域
本发明涉及电源控制器技术领域，尤其涉及一种基于集成电路的可重构架构及实现方法。
背景技术
现场可编程门阵列(Field Programmable Gate Array，FPGA)、数字信号处理器(Digital Signal Processor，DSP)等超大规模集成电路输入输出端口丰富，控制方式先进、可满足系统多路采样独立输入、多路PWM独立输出等特点，有利于对航天电源进行集成化和性能优化。但同时，FPGA等超大规模集成电路易受宇宙中各种辐射影响，如单粒子效应的概率大大提高，并且器件的集成度越高，单粒子效应的影响就越显著，这严重制约了数字电源在航天上的应用。
因此开发具有高速度、强抗辐射能力的集成电路技术对于发展航天技术及在辐射环境下工作的武器系统具有重要的意义。
发明内容
本发明提供一种高速度、强抗辐射能力的基于集成电路的可重构架构及实现方法。
为实现上述目的，本发明提供的一种种基于集成电路的可重构架构，包括：
位于第一层的上级监控电路、位于第二层的两级三冗余电路，以及位于底层的选通电路和输出电路；其中，所述上级监控电路用于对系统的故障诊断、控制、调配和重构；所述两级三冗余电路包括电路级和模块级的三冗余设计，用于处理高速运算、通信和测控；所述选通电路受所述上级监控电路的选通信号控制，选通当前工作的输出为送入所述输出电路的量。
其中，所述上级监控电路为反熔丝FPGA或者专用集成电路ASIC。
其中，所述两级三冗余电路为SRAM型FPGA，包括三个相互冗余的电路，分别记COPY1、COPY2、COPY3，每个COPY内包含FPGA和AD转换电路，当前工作的COPY由上级监控电路CS指令进行片选。
其中，所述两级三冗余电路为DSP。
其中，所述输出电路采用DA+接口电路的形式输出，或者，采用驱动电路和遥控电路的形式输出。
其中，所述底层还包括直接遥测电路。
本发明还提出一种基于集成电路的可重构架构实现方法，包括以下步骤：
通过上级监控电路对系统的故障诊断、控制、调配和重构；
通过两级三冗余电路对系统处理高速运算、通信和测控；
通过选通电路响应所述上级监控电路的选通信号控制，选通当前工作的输出为送入所述输出电路的量。
其中，所述两级三冗余电路为SRAM型FPGA，所述方法还包括：
通过FPGA状态量的反馈，以及上级监控电路实现监控和调度，以最终计算结果作为评断FPGA故障的依据。
本发明的有益效果为：
本发明提出了一种基于超大规模集成电路的高可靠性的可重构架构，该架构采用金字塔形体系结构，从结构设计上研究提高系统抗单粒子效应能力，并结合了两级三冗余设计，特别适用于航天应用。
相比现有技术，本发明具有如下优点：
1、采用金字塔架构，可靠性高；
2、抗单粒子效应能力大大提高；
3、具有硬件、软件两级冗余设计；
4、具有可重构能力。
附图说明
图1是本发明基于集成电路的可重构架构示意图；
图2是本发明FPGA内部功能和三冗余设计示意图；
图3是本发明基于该架构的ASIC监测功能的实现及提高抗单粒子特性的机理示意图；
图4是本发明上级监控电路的基本流程图；
图5是本发明可重构实现方式举例。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明提出一种基于集成电路的可重构架构，包括：位于第一层的上级监控电路、位于第二层的两级三冗余电路，以及位于底层的选通电路和输出电路；其中，所述上级监控电路用于对系统的故障诊断、控制、调配和重构；所述两级三冗余电路包括电路级和模块级的三冗余设计，用于处理高速运算、通信和测控；所述选通电路受所述上级监控电路的选通信号控制，选通当前工作的输出为送入所述输出电路的量。
具体地，作为一种实施方式，所述上级监控电路可以为反熔丝FPGA或者专用集成电路ASIC。
本实施例中，所述两级三冗余电路为SRAM型FPGA，也可以为DSP，该两级三冗余电路包括三个相互冗余的电路，分别记COPY1、COPY2、COPY3，每个COPY内包含FPGA和AD转换电路，当前工作的COPY由上级监控电路CS指令进行片选。
作为一种实施方式，所述输出电路采用DA+接口电路的形式输出，或者，采用驱动电路和遥控电路的形式输出。
此外，所述底层还可以包括直接遥测电路。
本发明通过上述方案，提出一种基于超大规模集成电路的高可靠性的可重构架构，该架构采用金字塔形体系结构，从结构设计上研究提高系统抗单粒子效应能力，并结合了两级三冗余设计，特别适用于航天应用。
相比现有技术，本发明采用金字塔架构，可靠性高；抗单粒子效应能力大大提高；具有硬件、软件两级冗余设计；具有可重构能力，实现了具有高速度、强抗辐射能力的集成电路技术。
下面对本发明方案进行详细阐述：
本发明提出了一种基于超大规模集成电路的高可靠性的可重构架构，如图1所示(以FPGA为例，SRAM型FPGA可替换为DSP)，该架构采用金字塔形体系结构，从结构设计上研究提高系统抗单粒子效应能力，并结合了两级三冗余设计，特别适用于航天应用。图2给出了FPGA内部功能和三冗余设计，图3给出了基于该架构的ASIC监测功能的实现及提高抗单粒子特性的机理，图4给出了上级监控电路的基本流程图，图5给出了可重构实现方式举例。
1、采用金字塔架构，可靠性高；
图1给出了本发明所提出的高可靠性的可重构架构，金字塔顶层(下文称为上级监控电路)为高可靠性的反熔丝FPGA，负责系统的故障诊断、控制、调配和重构；第二层是SRAM型FPGA，分别由三个完全相同的电路构成，分别标记为COPY1、COPY2和COPY3，负责处理高速运算、通信和测控等；第三层/底层是选通电路和输出电路，选通电路受第一级集成电路(即上级监控电路)选通信号控制，选通当前工作的COPYi(i＝1、2、3)输出为送入输出电路的量，输出电路可以由DA+接口电路的形式输出，也可直接连接驱动电路和遥控电路，第三层/底层也包括直接遥测电路。
(1)第一层
反熔丝FPGA规模较小，不适合进行复杂的信号处理，因此它必须结合具有自主重构能力、高性能的FPGA或DSP才能完成复杂的信号处理，如测控、通信、数据压缩等。反熔丝FPGA也可采用专用集成电路ASIC替代，专用集成电路ASIC是最高密度、最小重量和最低功耗的解决方案。
(2)第二层
处于第二层结构的是SRAM型FPGA，它可以是军品级，甚至COST器件。对FPGA内部进行了分区设计，共有三个相互冗余的电路，分别记COPY1、COPY2、COPY3，每个COPY内包换FPGA和AD转换电路，当前工作的COPY由上级监控电路CS指令进行片选。FPGA内部包含刷新管理、时钟管理、状态监测、遥控遥测、A/D转换、D/A转换和运算部分(CAL)。每一部分可独立刷新。
刷新管理按照固定时间间隔或上级监控电路指令刷新，在刷新期前一开关周期，系统输出由其他COPY给出，即将进行刷新的COPY不再被片选，可按照预先设定的顺序进行等时间间隔的交替工作，如
Figure BDA0001514856210000051
Figure BDA0001514856210000052
COPY1循环。
运算部分(CAL)在FPGA内部划分出三个完全独立的工作区域，进行并行运算和输出，作为FPGA内部的三冗余。三个工作区域分别受区域使能控制信号的控制，若经上级状态监测得到该区域连续三次计算结果异常，则判定该区域FPGA永久损坏，并不再使能，对其进行隔离。
状态监测部分负责状态字的编写发送和上级控制信号的解码，配合上级监控电路实现可重构控制。
时钟管理部分不仅接受来自上级监控电路实现的时钟信号，并根据统一的Trigger信号同步三个COPY电路，使COPY电路间工作的平滑切换。
DAC部分包含表决算法和输出缓冲模块，表决算法避免单点失效，输出缓冲模块直接受状态监测信号控制，也负责在一个以上CAL模块损坏时由上级对模块输出值进行调度。
2、抗单粒子效应能力大大提高；
随着工艺水平的提高，FPGA内核电压逐步降低，器件的辐射总剂量承受能力会越来越高，因此对采用先进工艺的高性能FPGA来讲，总剂量效应影响会相对减小。但是随着器件核电压的降低、门数的剧增，单粒子翻转、单粒子功能中断和单粒子瞬态脉冲等一系列单粒子效应会越来越明显。单粒子效应可以造成某个器件或者器件的某个区域较长时间甚至永久性的失效。因此FPGA的抗单粒子效应设计将极大程度上影响以FPGA为重要组成部分的航天电子设备的可靠性。
本发明提出的可重构架构从硬件和软件上都做了冗余备份。
首先第一级监控电路(大规模集成电路)实现了看门电路的功能：一旦发生单粒子翻转导致的程序走飞，可通过狗咬信号对FPGA进行复位，从而达到自动恢复。
其次，通过电路级(FPGA内部的CAL1、CAL2、CAL3)和模块级(第二层的COPY1、COPY2、COPY3)的三冗余，实现两级三冗余。此设计思想基于的假设前提为：任意两个存储单元的同一位不会在统一时间发生SEU。一般认为，三冗余设计的优点在于速度快，缺点是所需附加硬件资源多，一个受保护模块的冗余至少需要备份两次，从而造成功耗、体积及质量增大。但相对于本发明主要应用的航天电源控制器或其他需要高可靠的场合，可靠性要比体积重量更为重要。其次，超大规模集成电路集成度越来越高，且电源控制器类的功能相对简单，运算量相对较小，不需要特别多的门逻辑电路，故硬件三冗余带来的体积重量问题并不突出。
最后，通过FPGA状态量的反馈，上级集成电路实现监控和调度，以最终计算结果作为评断FPGA故障的最直接手段，有效的避免了传统的回读出数百万配置锁存器中的FPGA配置信息，将其与原始配置文件进行逐位比对，的反馈模式，避免了带来的通信数据量太大的问题。对于电源控制器，图3给出了在一个开关周期内第一级监控电路监控下的FPGA的基本工作时序。
如图3所示，twait区间表示开关管动作后的一段等待电路状态稳定的时间，可以避免开关噪声带来的采样干扰；tADC区间表示采样量到FPGA需要进行的A/D转换的时间；tCAL区间表示一个FPGA内部的三个CAL同步运算，并得到计算结果；tSTATE区间由状态监控部分编码，上传至上级监控电路；tCONTROL区间是上级监测电路进行监测与控制信号下发的区间；tDAC区间是直到接近于下一开关周期的初始时刻，进行D/A转换，单粒子翻转(Single EventUpset,SEU)只有发生在这一区间内FPGA的DAC部分及FPGA输出传输线或第三层输出电路，才会使SEU影响到输出结果，大大提高了扛单粒子效应的可靠性。
3、具有硬件、软件两级冗余设计；
硬件冗余如前文提到的第二层的COPY电路的三冗余设计；
软件冗余为FPGA内部的CAL冗余设计，当CAL模块异常时在不影响其他区域正常工作的情况下，对该区域的配置存储器进行快速动态重配置。
tCONTROL区间是上级监控电路对FPGA计算所得的结果进行比较。假设当前工作(/使能输出)的是COPY1，若存在三路计算结果有一路不同的情况，则上级监控电路会在下一开关周期前开启第二个FPGA及其外围电路，即COPY2，如果下一开关周期内COPY2给出的三路计算结果一致，则开启COPY2，并允许COPY2输出，第三层选通COPY2输出同时关闭COPY1输出，并重写COPY1的FPGA。异常区域重写后验证COPY1三个并行CAL的计算结果是否一致且等于COPY2的计算结果，若一致且相等，继续验证两个开关周期，则认为COPY1重写成功，关闭COPY1以降低功耗，等待下一次开启。通过在tCONTROL区间故障诊断和冗余模块的平滑切换，其上级监控电路的基本流程图在图4中给出，实现软件+硬件冗余。
4、具有可重构能力。
该架构的可重构能力主要体现在当三个FPGA内部均有某一功能区域永久失效后，可通过重新配置，用其他FPGA的对应区域来替代永久失效的部分。图5给出了上级监控电路的重构举例。假设各COPY电路均有永久失效模块，如图5所示，上级监控电路将对仍正常工作的模块进行重构，计算部分记为①至⑤，AD转换电路记为(1)、(2)。上级监控电路作为调度中心，使(1)、(2)以固定时间(远远大于开关频率)交替工作，保证两个电路总工作时间一致。AD转换结果通过第二级FPGA上传至上级监控电路，上级电路分发给①至⑤中的三个，三个CAL电路的运算结果再回传至上级监控电路，上级监控电路依照三取二原则选取最终的输出值，发送至FPGA并输出。
图5可重构实现方式举例
该重构方式不仅适用于CAL计算部分，也适用于TMTC部分，不同的是，TMTC不必受上级监控电路的调度，其直接受控于星在计算机。
相比现有技术，本发明具有如下优点：
1、采用金字塔架构，可靠性高；
2、抗单粒子效应能力大大提高；
3、具有硬件、软件两级冗余设计；
4、具有可重构能力。
此外，本发明还提出一种基于集成电路的可重构架构实现方法，包括：
步骤S1，通过上级监控电路对系统的故障诊断、控制、调配和重构；
步骤S2，通过两级三冗余电路对系统处理高速运算、通信和测控；
步骤S3，通过选通电路响应所述上级监控电路的选通信号控制，选通当前工作的输出为送入所述输出电路的量。
以所述两级三冗余电路为SRAM型FPGA为例，所述方法还包括：
通过FPGA状态量的反馈，以及上级监控电路实现监控和调度，以最终计算结果作为评断FPGA故障的依据。
本发明重构架构实现原理，请参照上述各实施例，在此不再赘述。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (7)

1.一种基于集成电路的可重构架构，其特征在于，包括：
位于第一层的上级监控电路、位于第二层的两级三冗余电路，以及位于底层的选通电路和输出电路；其中，所述上级监控电路用于对系统的故障诊断、控制、调配和重构；所述两级三冗余电路包括电路级和模块级的三冗余设计，用于处理高速运算、通信和测控；所述选通电路受所述上级监控电路的选通信号控制，选通当前工作的输出为送入所述输出电路的量；
所述两级三冗余电路为SRAM型FPGA，包括三个相互冗余的电路，分别记COPY1、COPY2、COPY3，每个COPY内包含FPGA和AD转换电路，当前工作的COPY由上级监控电路CS指令进行片选。
2.根据权利要求1所述的基于集成电路的可重构架构，其特征在于，所述上级监控电路为反熔丝FPGA或者专用集成电路ASIC。
3.根据权利要求1所述的基于集成电路的可重构架构，其特征在于，所述两级三冗余电路为DSP。
4.根据权利要求1所述的基于集成电路的可重构架构，其特征在于，所述输出电路采用DA+接口电路的形式输出，或者，采用驱动电路和遥控电路的形式输出。
5.根据权利要求1-4中任一项所述的基于集成电路的可重构架构，其特征在于，所述底层还包括直接遥测电路。
6.一种基于集成电路的可重构架构实现方法，其特征在于，包括以下步骤：
通过上级监控电路对系统的故障诊断、控制、调配和重构；
通过两级三冗余电路对系统处理高速运算、通信和测控，所述两级三冗余电路为SRAM型FPGA，包括三个相互冗余的电路，分别记COPY1、COPY2、COPY3，每个COPY内包含FPGA和AD转换电路，当前工作的COPY由上级监控电路CS指令进行片选；
通过选通电路响应所述上级监控电路的选通信号控制，选通当前工作的输出为送入输出电路的量。
7.根据权利要求6所述的基于集成电路的可重构架构实现方法，其特征在于，所述两级三冗余电路为SRAM型FPGA，所述方法还包括：
通过FPGA状态量的反馈，以及上级监控电路实现监控和调度，以最终计算结果作为评断FPGA故障的依据。
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