CN108153374B - 一种高轨卫星综合电子计算机系统及控制方法 - Google Patents

Abstract

一种高轨卫星综合电子计算机系统及控制方法，本发明采用容错SRAM模块实现重要数据本地保存与恢复，重要数据存储空间由2KB提升至512KB，存储周期由60秒缩减为4秒。本发明优化了星载计算机系统电源供电设计，通过增加独立的容错电源解决了CPU系统与容错切机电路同源供电的问题。采用了切机容错电路单向设计与独立加断电的设计思路，解决了主备机之间来回频繁切机的设计隐患。本发明采用了多时钟源输入控制逻辑，星载计算机系统可以采用CPU最小系统晶振、温补晶振、精密时钟源中的任意一路实现时间管理。本发明设计了Spacewire总线节点模块，实现了星载计算机系统与卫星Spacewire总线网络的互联互通，提供2个独立的全双工数据接口，总线接口最大速率达200Mbps。

Description

一种高轨卫星综合电子计算机系统及控制方法

技术领域

本发明涉及一种高轨卫星综合电子计算机系统及控制方法，属于高轨卫星平台星载计算机产品的技术领域。

背景技术

高轨卫星综合电子计算机系统是卫星平台服务系统的控制核心，计算机系统利用其自身的软硬件资源，完成星务管理、姿轨控管理、能源管理、热控管理、时间管理、故障检测恢复与隔离等重要功能，综合电子计算机系统是否正常运行往往决定着整个卫星任务的成败。在飞行任务中，卫星暴露在复杂的空间环境中，并且要在无人监守与维护的条件下长时间运行，这对综合电子计算机系统的功能/性能、可靠性提出了更高的要求。然而，由于受到体积、重量等客观因素的限制，在有限的资源条件下开展星载计算机系统的性能与可靠性的优化设计就显得尤为困难。

目前，国内高轨卫星普遍采用了星载计算机系统实现了卫星的星务管理、姿轨控管理、能源管理、热控管理等功能。该星载计算机系统存在以下4个问题：

1、星载计算机系统自身不具备重要数据保存能力。在运行过程中，星载计算机系统需要利用1553B总线网络将自身CPU系统运行相关的重要数据周期性的保存至1553B总线终端设备，当发生星载计算机系统复位或者切机时，星载计算机系统重新上电后会利用1553B总线从总线终端设备处取回相应的重要数据以恢复当前的运行状态。但上述方式会过多的占用1553B总线带宽，重要数据存储的周期较大(约60秒/次)，重要数据存储的容量也大大受限，一般不超过2KB，已经不能满足星载计算机系统当前的应用需求，同时，星载计算机系统的重要数据保存与恢复需要依赖于1553B总线通信功能，若1553B总线在轨异常或者工作不稳定，则会导致星载计算机系统重要数据保存与恢复功能失效；

2、星载计算机系统的容错切机电路可靠性设计不足。容错切机电路一般用于监视星载计算机系统当班机的工作情况，实现当班机的自主切换功能。如星载计算机系统主机CPU系统出现长时间不喂狗时，则容错切机电路将主机CPU系统断电，把备机CPU系统加电。但当前星载计算机系统的CPU系统与容错切机电路均采用同一份电源模块进行供电，如出现电源模块电压输出异常或者供电不足的情况时，则CPU系统与容错切机电路均不能正常工作，此时星载计算机系统无法实现当班机的自主切换。容错切机电路在完成正常切机后，会在其自身的硬件逻辑电路中进行状态记录，例如由主机切到备机后，会把主机的状态记为不健康；由备机切到主机后，会把备机的状态记为不健康。当出现当班机异常且需要切机时，如对方机已记为不健康，则此时容错切机电路将不进行切机。但上述健康状态是存储在硬件逻辑电路当中的逻辑电平信号，如在轨出现单粒子翻转等复杂情况，则该健康状态不能正确表示星载计算机系统当前真实的工况，最坏情况下，可能会造成星载计算机系统主备机之间来回频繁切机；

3、星载计算机系统时间管理功能简单。例如，星载计算机系统仅通过软件定时器的方式实现星时的累积，或者仅通过硬件计数器与普通晶振实现星时的累积，上述时间管理方式单一，且无法实现基于多个时钟源的卫星时间管理，若星载计算机系统在当前星时管理方式下获取星时步进失败，则会导致卫星星时管理功能的丧失；

4、星载计算机系统不具备与Spacewire总线网络之间数据通信的能力，无法扮演Spacewire总线网络核心节点的角色。Spacewire总线是欧空局(ESA)定义的标准星内高速数据总线，其工作速率一般为2Mbps-200Mbps，主要应用于载荷舱高速数据传输或卫星星间通信等场景。

发明内容

本发明解决的技术问题为：克服现有技术不足，提供一种高轨卫星综合电子计算机系统，实现了星载计算机系统重要数据本地保存与本地恢复功能；优化了单机供电设计，解决了CPU系统与容错切机电路同源供电问题；设计了多时钟源输入控制电路，实现了基于多时钟源的时间管理功能；设计了Spacewire总线节点模块，实现了星载计算机系统与卫星Spacewire总线网络的互联互通。

本发明解决的技术方案为：一种高轨卫星综合电子计算机系统，包括：电源模块、CPU系统主机模块、CPU系统模块、容错模块、Spacewire节点模块；

电源模块给CPU系统模块、容错模块、Spacewire节点模块供电；

CPU系统模块接收外部遥控单元的遥控数据，并通过1553B总线转发出去，获取1553B总线数据存储后，打包组帧后形成遥测数据发送给遥测单元，CPU系统模块接收精密时钟产生的时钟源，以该时钟源作为基准进行卫星时间管理；CPU系统模块采集分离开关的状态，以控制CPU系统模块向1553B总线发送指令序列；

CPU系统模块获取来自星间收发信机的星间测控数据，包括发往本星的遥测数据、发往本星的遥控数据、发往其他卫星的遥测数据、发往其他卫星的遥控数据，将发往本星的遥测数据转发给外部遥测单元，由外部遥测单元发往地面；将发往其他卫星的遥测数据以及发往其他卫星的遥控数据再发送回星间收发信机，由星间收发信机发送至星间链路，将发往本星的遥控数据解析后执行；

CPU系统模块与容错模块和Spacewire节点模块之间通过内部并行地址线连接；CPU系统模块将自身运行过程中的数据通过内部并行地址线发送给容错模块；

Spacewire节点模块通过Spacewire总线网络与星载高速路由器连接，CPU系统模块通过Spacewire节点模块接收来自星载高速路由器的路由器工作状态数据，发送给CPU系统模块，CPU系统模块根据路由器工作状态数据，通过Spacewire节点模块实现对星载高速路由器工作状态的配置与管理。

电源模块，包括星载电源模块DCDC1、星载电源模块DCDC1、星载电源模块DCDC-FT和磁保持继电器开关SW_1～SW_7、三极管电子开关T1、三极管电子开关T2；

DCDC1、DCDC1和DCDC-FT输入+100V电压，转换成+5V、+12V的二次电源；在轨工作时，电源模块有两种工作模式，即DCDC1与DCDC-FT同时加电，DCDC2与DCDC-FT同时加电；不允许DCDC1、DCDC1和DCDC-FT同时加电，或者DCDC1与DCDC2同时加电。

SW_6和SW_7为双刀双掷开关，SW_1～SW_5开关为单刀双掷开关。SW_1实现DCDC1的100V输入的通断，SW_2实现DCDC2的100V输入的通断，SW_3实现DCDC-FT 100V输入的通断，通过SW_4和SW_5通断切换，实现CPU系统主机模块、CPU系统备机模块与DCDC1、DCDC2的交叉连接，即DCDC1能够给计算机系统主份即CPU系统主机模块、Spacewire节点模块主份供电，也能够给计算机系统备份即CPU系统备机模块、Spacewire节点模块备份供电；DCDC2能够给计算机系统主份供电，也能够给计算机系统备份供电。

CPU系统模块，包括：CPU、存储器、IO外设；

存储器，包括：PROM存储器，SRAM存储器，NOR FLASH存储器，NAND FLASH存储器；IO外设，包括：1553B接口电路、同步串口电路、UART通信电路、时间管理电路和看门狗电路；

PROM存储器用于存储CPU系统启动程序，最大容量32KB；SRAM存储器提供CPU系统目标代码运行所需的内存空间，最大容量2MB；NOR FLASH存储器用于存储用户程序的最终执行代码，支持4MB的数据存储。

同步串口电路实现计算机系统的CPU系统模块与遥测单元、遥控单元的数据通信；

UART通信电路实现CPU系统模块与星间收发信机的通信；

时间管理电路用于实现多路时钟源输入选择与硬件计数功能；

看门狗电路用于监视CPU处理器的工作状态。

时钟调理模块用于对外部输入的精密时钟射频信号进行调理，通过调理与整形后，时钟调理模块输出输入选择模块所能识别的时钟信号，时钟信号为方波信号。精密时钟源射频信号频率一般为1MHz-50MHz，频率稳定度±0.1ppm，温补晶振产生时钟给输入选择模块，温补晶振产生的时钟频率一般为1MHz-50MHz，频率稳定度±1ppm，CPU最小系统晶振产生一个时钟信号给输入选择模块，CPU最小系统晶振产生的时钟信号的频率一般为1MHz-50MHz，频率稳定度±50ppm。

1553B接口电路包含两路独立的1553B总线控制端电路，每个1553B总线控制端电路能够实现对总线终端设备的访问与控制，总线控制端周期性的向1553B总线上各终端设备获取遥测数据，突发式的向1553B总线上各终端设备发送指令数据。

同步串口电路由专用集成电路实现，采用三线制通信方式，接口传输采用RS422差分电平以提升抗干扰能力，同步串行接口信号包括门控、时钟、数据三路信号，每路信号均能够定义，实现输入与输出的灵活配置，通过定义，同步串口电路实现计算机系统的CPU系统模块与遥测单元、遥控单元的数据通信。

UART通信电路实现了两路独立的全双工通信接口，每路接口的最大码速率为115200bps，每路接口提供128字节数据缓存能力，接口传输采用RS422差分电平以提升抗干扰能力。

时间管理电路，包含时钟调理模块、温补晶振、CPU最小系统晶振、输入选择模块、分频模块、硬件计数器；

时钟调理模块用于对外部输入的精密时钟射频信号进行调理，通过调理与整形后，时钟调理模块输出输入选择模块所能识别的时钟信号，时钟信号为方波信号，精密时钟源射频信号频率为1MHz-50MHz，频率稳定度±0.1ppm，温补晶振产生时钟给输入选择模块，温补晶振产生的时钟频率为1MHz-50MHz，频率稳定度±1ppm，CPU最小系统晶振产生一个时钟信号给输入选择模块，CPU最小系统晶振产生的时钟信号的频率为1MHz-50MHz，频率稳定度±50ppm。

输入选择模块用于对三路时钟输入进行路选，最终选择其中一路送至分频模块，从外部接收的时钟输入源控制信号由CPU系统模块进行控制。分频模块用于对时钟输入信号进行分频，分频后送至硬件计数器，分频范围为：2分频～256分频。硬件计数器用于对时钟信号的脉冲个数进行累积，得到脉冲计数值。

容错模块：容错模块包括容错SRAM模块与容错切机模块，其中，容错SRAM模块实现CPU系统模块的重要数据保存与恢复，容错切机模块实现当班机的切换，即CPU系统主机模块和CPU系统备机模块的切换。

CPU系统主机模块、CPU系统备机模块之间通过数据/地址隔离电路实现与SRAM存储器的交叉访问，利用数据/地址隔离电路实现故障的隔离，CPU系统主机模块或CPU系统备机模块发生故障时，不会影响其他机对主备SRAM存储器的正常访问。

一种高轨卫星综合电子计算机系统的控制方法，步骤如下：

(1)CPU系统模块接收外部遥控单元的遥控数据，并通过1553B总线转发出去；

(2)CPU系统模块接收精密时钟产生的时钟源，以该时钟源作为基准进行卫星时间管理；

(3)CPU系统模块采集分离开关的状态，以控制CPU系统模块向1553B总线发送指令序列；

(4)CPU系统模块获取来自星间收发信机的星间测控数据，包括发往本星的遥测数据、发往本星的遥控数据、发往其他卫星的遥测数据、发往其他卫星的遥控数据，将发往本星的遥测数据转发给外部遥测单元，由外部遥测单元发往地面；将发往其他卫星的遥测数据以及发往其他卫星的遥控数据再发送回星间收发信机，由星间收发信机发送至星间链路，将发往本星的遥控数据解析后执行；

(5)CPU系统模块将自身运行过程中的数据通过内部并行地址线发送给容错模块；

(6)CPU系统模块通过Spacewire节点模块接收来自星载高速路由器的路由器工作状态数据，发送给CPU系统模块，CPU系统模块根据路由器工作状态数据，通过Spacewire节点模块实现对星载高速路由器工作状态的配置与管理。

本发明与现有技术相比的优点在于：

(1)本发明采用容错SRAM模块实现重要数据本地保存与恢复，解决了星载计算机系统重要数据保存与恢复依赖1553B总线终端设备的问题，重要数据存储空间由2KB提升至512KB，存储周期由60秒缩减为4秒；

(2)本发明优化了星载计算机系统电源供电设计，在单机重量与功耗要求的约束条件内，通过增加独立的容错电源解决了CPU系统与容错切机电路同源供电的问题。采用了切机容错电路单向设计与独立加断电的设计思路，从根上解决了星载计算机系统主备机之间来回频繁切机的设计隐患；

(3)本发明采用了多时钟源输入控制逻辑，实现了基于多时钟源的时间管理功能，星载计算机系统可以采用CPU最小系统晶振(稳定度±50ppm)、温补晶振(稳定度±1ppm)、精密时钟源(稳定度±0.1ppm)中的任意一路实现时间管理；

(4)本发明设计了Spacewire总线节点模块，实现了星载计算机系统与卫星Spacewire总线网络的互联互通，提供2个独立的全双工数据接口，总线接口最大速率达200Mbps。

(5)设计高轨卫星综合电子计算机系统，首先根据卫星的需求，设计星载计算机系统输入输出接口；完成星载计算机系统模块化设计工作，按照功能需求将单机设备模块化，并确认各模块间信息流；按照各模块的供电需求，设计单机内部功率流；最后按照模块功能，完成星载计算机系统各模块具体设计。

附图说明

图1为本发明单机输入输出接口连接图；

图2为本发明单机信息流图；

图3为本发明单机功率流图；

图4为本发明单机时间管理电路模块示意图；

图5为本发明单机容错SRAM模块示意图。

具体实施方式

下面结合附图和具体实施例对本发明做进一步详细描述。

本发明一种高轨卫星综合电子计算机系统及控制方法，本发明采用容错SRAM模块实现重要数据本地保存与恢复，重要数据存储空间由2KB提升至512KB，存储周期由60秒缩减为4秒。本发明优化了星载计算机系统电源供电设计，通过增加独立的容错电源解决了CPU系统与容错切机电路同源供电的问题。采用了切机容错电路单向设计与独立加断电的设计思路，解决了主备机之间来回频繁切机的设计隐患。本发明采用了多时钟源输入控制逻辑，星载计算机系统可以采用CPU最小系统晶振、温补晶振、精密时钟源中的任意一路实现时间管理。本发明设计了Spacewire总线节点模块，实现了星载计算机系统与卫星Spacewire总线网络的互联互通，提供2个独立的全双工数据接口，总线接口最大速率达200Mbps。

如图1所示，综合电子计算机系统外部连接遥控单元、遥测单元、星间收发信机、星载高速路由器、精密时钟、分离开关、1553B总线；1553B总线上连接有多个终端；1553B总线有两条，分别为1553B总线-1和1553B总线-2，1553B总线-1和1553B总线-2各自有两条，分别为主备关系；分离开关能够表示星箭分离状态，包括星箭分离和星箭未分离，综合电子计算机系统连接星内的星间收发信机，不同卫星的星间收发信机之间通过星间链路进行测控数据传输；星载高速路由器连接到星间通信链路上，用于对卫星通信业务数据进行路由与转发；

本发明主要包括：单机输入输出接口设计、单机信息流设计、单机功率流设计、单机模块设计等步骤。本发明方法的实现步骤如下：

单机输入输出接口设计如下：

综合电子计算机系统是卫星平台的控制中枢，其在整星服务系统中的接口关系如图1所示。计算机系统接收来自遥控单元的指令数据注入，完成指令的解析处理与分发。计算机系统采集自身遥测量、通过1553B总线接收总线终端所采集的间接遥测参数，按照CCSDS标准完成组帧处理后，将遥测数据传送给遥测单元。

计算机系统接收来自星间收发信机的遥测及指令数据，并完成数据路由，如数据为转发至其他卫星，则计算机系统将数据路由至星间链路。如需要本星处理，则计算机系统对数据进行处理后，分发至综合电子的相关设备。如需要通过本星下传地面，则计算机系统将数据发送至遥测单元下传地面。

计算机系统接收来自精密时钟源的高稳定度时钟，为内部星时管理提供时间输入。计算机系统采集卫星分离开关遥测、分离插头遥测，并作为卫星程控启动的重要判据。

计算机系统作为Spacewire总线网络的重要核心节点，通过Spacewire总线与星载高速路由器相连，并实现对星载高速路由器的远程控制，接收来Spacewire总线网络上的通信数据，并向网络其他节点发送自身通信数据。计算机系统提供两条独立的1553B总线接口，工作于总线控制(BC)模式，为各个总线终端设备提供遥测遥控服务。

单机信息流设计如下：

根据综合电子计算机系统的业务需求，按照功能将计算机系统分为各个功能模块，每个功能模块独立为一个硬件模块，各模块按照标准化进行设计，如图2所示。

综合电子计算机系统，外部连接遥控单元、遥测单元、星间收发信机、星载高速路由器、精密时钟、分离开关、1553B总线；1553B总线上连接有多个终端；1553B总线有两条，分别为1553B总线-1和1553B总线-2，1553B总线-1和1553B总线-2各自有两条，分别为主备关系；分离开关能够表示星箭分离状态，包括星箭分离和星箭未分离，综合电子计算机系统安装于高轨卫星上，不同的卫星的计算机系统连接各自的星间收发信机，星间收发信机之间通过星间链路进行测控数据传输；星载高速路由器连接到星间通信链路上；

计算机系统共包含：电源模块、CPU系统主机模块、CPU系统模块、容错模块、Spacewire节点模块；

电源模块给CPU系统模块、容错模块、Spacewire节点模块供电；

CPU系统模块接收外部遥控单元的遥控数据，并通过1553B总线转发出去，获取1553B总线数据存储后，打包组帧后形成遥测数据发送给遥测单元，CPU系统模块接收精密时钟产生的时钟源，以该时钟源作为基准进行卫星时间管理；CPU系统模块采集分离开关的状态，以控制CPU系统模块向1553B总线发送星箭分离指令序列；当星箭分离状态为星箭分离，则CPU系统模块向1553B总线发送星箭分离指令序列，当星箭分离状态为星箭未分离，CPU系统模块不向1553B总线发送星箭分离指令序列。

CPU系统模块获取来自星间收发信机的星间测控数据，包括发往本星的遥测数据、发往本星的遥控数据、发往其他卫星的遥测数据、发往其他卫星的遥控数据，将发往本星的遥测数据转发给外部遥测单元，由外部遥测单元发往地面；将发往其他卫星的遥测数据以及发往其他卫星的遥控数据再发送回星间收发信机，由星间收发信机发送至星间链路。CPU系统模块对发往本星的遥控数据进行解析，如该指令为CPU系统模块自身指令，则CPU模块解析后执行该指令，如该指令为其他指令，则CPU模块将该指令通过1553B总线发送至相应总线终端设备。CPU系统模块与容错模块和Spacewire节点模块之间通过内部并行地址线连接；CPU系统模块将自身运行过程中的数据通过内部并行地址线发送给容错模块；

Spacewire节点模块通过Spacewire总线网络与星载高速路由器连接，CPU系统模块通过Spacewire节点模块接收来自星载高速路由器的路由器工作状态数据，发送给CPU系统模块，CPU系统模块根据路由器工作状态数据，通过Spacewire节点模块实现对星载高速路由器内部工作寄存器的配置，并对星载高速路由器内部工作状态进行监视，当星载高速路由器工作异常时，由Spacewire节点模块对星载高速路由器的内部工作寄存器进行重新配置。

通过处理器内部并行地址线、数据线实现与容错模块、Spacewire节点模块之间的数据交互。

Spacewire节点模块：Spacewire节点模块用于实现CPU系统模块与Spacewire总线网络的通信。Spacewire节点模块由FIFO存储器与Spacewire协议模块组成。其中FIFO存储器用于实现CPU系统模块与Spacewire总线网络之间的数据交互，FIFO存储器包含接收FIFO存储器与发送FIFO存储器，每个FIFO存储器最大容量为4K*9bit。FIFO存储器简化了CPU系统模块的控制操作，当发送FIFO存储器为非满状态，则CPU系统可将需要发送的数据写入FIFO存储器；当接收FIFO存储器为非空状态，则CPU系统可从FIFO存储器中读取数据。

Spacewire协议模块主要用于实现Spacewire总线协议，提供标准的Spacewire总线协议解析服务，满足Spacewire总线协议定义的数据链路层协议、物理层协议。结合CPU系统软件，Spacewire协议模块实现总线网络核心节点功能，实现对星载高速路由器的配置与管理、其他网络节点状态的监视、总线网络时间码分发等。Spacewire协议模块对外提供两个独立的物理端口，端口采用LVDS差分信号传输，传输速率2Mbps-200Mbps。

电源模块给CPU系统模块、容错模块、Spacewire节点模块供电，具体电路包括：

电源模块，包括DCDC1、DCDC1、DCDC-FT和继电器开关SW_1—SW_7、三极管电子开关T1、T2

DCDC1、DCDC1和DCDC-FT输入+100V电压，转换成+5V、+12V二次电源，

实现100V母线电压转换与隔离，为单机内部提供+5V、+12V二次电源。CPU系统是计算机系统的核心模块，分为主备两个独立模块，两个模块设计完全一致。CPU系统模块具备处理器、存储器、IO外设等。容错模块实现卫星重要数据的可靠存储，同时该模块具备容错切机功能。Spacewire节点模块用于实现Spacewire总线通信。

CPU系统模块通过处理器内部并行地址线、数据线实现与容错模块、Spacewire节点模块之间的数据交互。CPU系统主机模块实现对图2中CPU主机地址线、CPU主机数据线的控制；CPU系统备机模块实现对图2中CPU备机地址线、CPU备机数据线的控制。

单机功率流设计如下：

综合电子计算机系统内部功率流如图3所示。DCDC1和DCDC2为隔离型电源模块，两者采用同构设计，互为备份关系，输入电压范围100±10V，输出电压种类为+12V、+5V，其中+12V为计算机系统的CPU系统模块、Spacewire节点模块供电，+5V为计算机系统的容错模块供电。DCDC-FT为容错电路专用电源，输入电压范围100±15V，输出电压种类为+12V、+5V，为容错模块供电。DCDC-FT采用与DCDC1、DCDC2互为异构的厚膜电源模块，厚膜电源模块具有体积小、重量轻的特点，在增加供电可靠性的同时不会给单机带来过多重量、功耗开销。如图3所示，计算机系统共设置7只磁保持继电器开关SW_1—SW_7，用于实现单机内部功率流的分配，其中SW_6和SW_7为双刀双掷开关，其余开关为单刀双掷开关。SW_1实现DCDC1 100V输入的通断，SW_2实现DCDC2 100V输入的通断，SW_3实现DCDC-FT 100V输入的通断。通过SW_4和SW_5通断切换，可以实现CPU系统主备模块与DCDC1、DCDC2的交叉连接，即DCDC1可以给计算机系统主份(CPU系统主机模块、Spacewire节点模块主份)供电，也可以给计算机系统备份(CPU系统备机模块、Spacewire节点模块备份)供电；DCDC2可以给计算机系统主份供电，也可以给计算机系统备份供电。

容错模块中的SRAM模块(主)与SRAM模块(备)为热备份工作方式，SRAM模块(主)与SRAM模块(备)由DCDC1、DCDC2、DCDC-FT联合供电，即3个电源模块中有一份加电，SRAM模块(主)与SRAM模块(备)即可工作。SRAM模块(主)与SRAM模块(备)的电源输入端设置三极管电子开关T1、T2，可通过计算机系统内部指令实现通断控制，默认状态下T1、T2均为导通态。

容错模块中的容错切机电路分为容错切机A->B模块与容错切机B->A模块，两者采用独立的加断电控制，SW_6用于实现容错切机A->B模块的加断电，SW_7用于实现容错切机B->A模块的加断电。考虑到容错切机A->B模块与容错切机B->A模块不能同时加电，因此，SW_6和SW_7的通断控制设计为互斥指令，即发送SW_6通指令时，SW_7自动断开；发送SW_7通指令时，SW_6自动断开。

考虑到单机供电的可靠性与安全性，继电器开关SW_1-SW_7的通断切换均由地面遥控指令进行控制。

单机模块设计如下：

如图2所示，计算机系统共包含5个模块：电源模块、CPU系统主机模块、CPU系统备机模块、容错模块、Spacewire节点模块。

电源模块：电源模块为计算机系统提供所需的二次电源，共包含3个DCDC模块，其中DCDC-FT为厚膜电源模块。电源模块包含与单机内部供电切换相关的磁保持继电器SW_1-SW_7及继电器相应的线包驱动线路。在轨工作时，电源模块有两种工作模式，即DCDC1与DCDC-FT同时加电，DCDC2与DCDC-FT同时加电，不允许3份电源同时加电，或者DCDC1与DCDC2同时加电。

CPU系统模块：包括CPU、存储器、IO外设；

CPU采用了32位精简指令集计算机(RISC，Reduced Instruction Set Computer)；存储器包括PROM存储器，SRAM存储器，NOR FLASH存储器，NAND FLASH存储器等；IO外设包括1553B接口电路、同步串口电路、UART通信电路、时间管理电路、看门狗电路组成。其中，32位处理器、PROM存储器、SRAM存储器、NOR FLASH存储器构成CPU最小系统，PROM存储器用于存储CPU系统启动软件，最大容量32KB；SRAM存储器提供CPU系统目标代码运行所需的内存空间，最大容量2MB；NOR FLASH存储器用于存储用户软件的最终执行代码，可支持4MB的数据存储。NAND FLASH存储器用于提供海量存储服务，可支持1GB的数据存储，结合CPU系统所运行的软件，实现文件管理系统功能。

CPU系统模块包含两路独立的1553B总线接口，可以实现并发式的1553B总线管理，2条总线共支持60个终端设备同时接入。

同步串口电路由专用集成电路(ASIC，Application Specific integratedCircuit)实现，采用三线制通信方式，接口传输采用RS422差分电平以提升抗干扰能力。同步串行接口信号包括门控、时钟、数据等三路信号，每路信号均可以通过软件定义，实现输入与输出的灵活配置。通过软件定义，同步串口电路实现计算机系统的CPU系统模块与遥测单元、遥控单元的数据通信。

1553B接口电路包含两路独立的1553B总线控制端电路，每个1553B总线控制端电路，能够实现对31个总线终端设备的访问与控制，总线控制端周期性的向1553B总线上各终端设备获取遥测数据，突发式的向1553B总线上各终端设备发送指令数据。

UART通信电路是用于实现CPU系统模块与星间收发信机的通信，实现了两路独立的全双工通信接口，每路接口的最大码速率为115200bps，每路接口提供128字节数据缓存能力，接口传输采用RS422差分电平以提升抗干扰能力。

时间管理电路用于实现多路时钟源输入选择与硬件计数功能。时间管理电路如图4所示，包含时钟调理模块、温补晶振、CPU最小系统晶振、输入选择模块、分频模块、硬件计数器；

时钟调理模块用于对外部输入的精密时钟射频信号进行调理，通过调理与整形后，时钟调理模块输出输入选择模块所能识别的时钟信号，时钟信号为方波信号。精密时钟源射频信号频率一般为1MHz-50MHz，频率稳定度±0.1ppm，温补晶振产生时钟给输入选择模块，温补晶振产生的时钟频率一般为1MHz-50MHz，频率稳定度±1ppm，CPU最小系统晶振产生一个时钟信号给输入选择模块，CPU最小系统晶振产生的时钟信号的频率一般为1MHz-50MHz，频率稳定度±50ppm。

输入选择模块用于对三路时钟输入进行路选，最终选择其中一路送至分频模块，从外部接收的时钟输入源控制信号由CPU系统模块进行控制。分频模块用于对时钟输入信号进行分频，分频后送至硬件计数器，分频范围为：2分频—256分频。硬件计数器用于对时钟信号的脉冲个数进行累积，得到脉冲计数值，例如经过分频后的时钟信号为100KHz，则时钟脉冲个数每次加1，表示时间增加10us，即时间步进为10us。硬件计数器输出时钟计数值至CPU系统软件，软件将读取的硬件计数值乘上时间步进换算出实际时间。在CPU系统软件的控制下，输入选择模块默认优先使用稳定度最高的精密时钟源，如精密时钟源失效，则CPU系统软件自动降级使用温补晶振时钟输入，如温补晶振失效，则CPU系统软件自动降级使用CPU最小系统晶振输入。

看门狗电路用于监视CPU处理器的工作状态，若CPU处理器长时间(8±0.5秒，硬件可设置)出现不喂狗的情况，则产生系统复位信号，对CPU最小系统进行复位操作。

容错模块：容错模块包括容错SRAM模块与容错切机模块，其中，容错SRAM模块实现CPU系统模块的重要数据保存与恢复，重要数据主要包括：CPU系统模块内部工作状态信息、1553B总线上的终端的工作状态信息。容错切机模块实现当班机的切换，即CPU系统主机模块和CPU系统备机模块的切换。

容错SRAM模块如图5所示。CPU系统主机模块、CPU系统备机模块之间通过数据/地址隔离电路实现与SRAM存储器的交叉访问，利用数据/地址隔离电路实现故障的隔离，CPU系统主机模块(或CPU系统备机模块)发生故障时，不会影响其他机对主备SRAM存储器的正常访问。主备份SRAM存储器存储器的最大容量为512KB。

数据/地址隔离电路，包括：数据/地址隔离电路A1、数据/地址隔离电路A2、数据/地址隔离电路B1、数据/地址隔离电路B2。数据/地址隔离电路A1用于实现CPU系统主机模块向主份SRAM存储器的访问，数据/地址隔离电路A2用于实现CPU系统主机向备份SRAM存储器的访问；数据/地址隔离电路B1用于实现CPU系统备机向备份SRAM存储器的访问，数据/地址隔离电路B2用于实现CPU系统备机向主份SRAM存储器的访问。

当CPU系统主备机同时加电时，数据/地址隔离电路A2、数据/地址隔离电路B2通路工作于不使能状态，因此，在双机(CPU系统主备机)加电时，CPU系统模块只能访问本模块对应的SRAM存储器，即CPU系统主机仅能访问到主份SRAM存储器，CPU系统备机仅能访问备份SRAM存储器。

容错SRAM存储器采用热备的工作方式，用于提升重要数据存储的可靠性。重要数据的保存由CPU系统模块实现，CPU系统模块以4秒的周期将当前CPU运行相关的重要数据依次写入主份SRAM存储器与备份SRAM存储器，重要数据容量不能超过512KB。当班机异常导致切机后，对方机上电后，先从主份SRAM存储器中恢复之前保存的重要数据，如主份SRAM存储器中的重要数据无效，则从备份SRAM存储器中恢复重要数据。

容错切机模块设计为容错切机A->B模块、容错切机B->模块两个独立模块，两个模块不同时加电工作。其中，容错切机A->B模块监视CPU系统主机模块的喂狗信号，如CPU系统主机模块在规定时间内(24±2秒)未进行喂狗操作，则容错切机A->B模块将CPU系统主机模块断电，将CPU系统备机模块加电；容错切机B->A模块监视CPU系统备机模块的喂狗信号，如CPU系统备机模块在规定时间内(24±2秒)未进行喂狗操作，则容错切机B->A模块将CPU系统备机模块断电，将CPU系统主机模块加电。由于容错切机A->B模块与容错切机B->A模块为互斥加电，因此，在任何故障情况下，星载计算机系统只会进行一次切机操作，不存在主备机之间来回频繁切机的设计隐患。当CPU系统主机模块工作时，容错切机A->B模块加电，容错切机B->A模块断电；当CPU系统备机模块工作时，容错切机B->A模块加电，容错切机A->B模块断电。

Spacewire节点模块：Spacewire节点模块用于实现CPU系统模块与Spacewire总线网络的通信。Spacewire节点模块由FIFO存储器与Spacewire协议模块组成。其中FIFO存储器用于实现CPU系统模块与Spacewire总线网络之间的数据交互，FIFO存储器包含接收FIFO存储器与发送FIFO存储器，每个FIFO存储器最大容量为4K*9bit。FIFO存储器简化了CPU系统模块的控制操作，当发送FIFO存储器为非满状态，则CPU系统可将需要发送的数据写入FIFO存储器；当接收FIFO存储器为非空状态，则CPU系统可从FIFO存储器中读取数据。

Spacewire协议模块主要用于实现Spacewire总线协议，提供标准的Spacewire总线协议解析服务，满足Spacewire总线协议定义的数据链路层协议、物理层协议。结合CPU系统软件，Spacewire协议模块实现总线网络核心节点功能，实现对星载高速路由器的配置与管理、其他网络节点状态的监视、总线网络时间码分发等。Spacewire协议模块对外提供两个独立的物理端口，端口采用LVDS差分信号传输，传输速率2Mbps-200Mbps。

本发明的一种高轨卫星综合电子计算机系统的控制方法，步骤如下：

(1)CPU系统模块接收外部遥控单元的遥控数据，并通过1553B总线转发出去；

(2)CPU系统模块接收精密时钟产生的时钟源，以该时钟源作为基准进行卫星时间管理；

(3)CPU系统模块采集分离开关的状态，以控制CPU系统模块向1553B总线发送指令序列；

(4)CPU系统模块获取来自星间收发信机的星间测控数据，包括发往本星的遥测数据、发往本星的遥控数据、发往其他卫星的遥测数据、发往其他卫星的遥控数据，将发往本星的遥测数据转发给外部遥测单元，由外部遥测单元发往地面；将发往其他卫星的遥测数据以及发往其他卫星的遥控数据再发送回星间收发信机，由星间收发信机发送至星间链路，将发往本星的遥控数据解析后执行；

(5)CPU系统模块将自身运行过程中的数据通过内部并行地址线发送给容错模块；

(6)CPU系统模块通过Spacewire节点模块接收来自星载高速路由器的路由器工作状态数据，发送给CPU系统模块，CPU系统模块根据路由器工作状态数据，通过Spacewire节点模块实现对星载高速路由器工作状态的配置与管理。

本发明采用容错SRAM模块实现重要数据本地保存与恢复，解决了星载计算机系统重要数据保存与恢复依赖1553B总线终端设备的问题，重要数据存储空间由2KB提升至512KB，存储周期由60秒缩减为4秒；

本发明优化了星载计算机系统电源供电设计，在单机重量与功耗要求的约束条件内，通过增加独立的容错电源解决了CPU系统与容错切机电路同源供电的问题。采用了切机容错电路单向设计与独立加断电的设计思路，从根上解决了星载计算机系统主备机之间来回频繁切机的设计隐患；

本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (10)

1.一种高轨卫星综合电子计算机系统，其特征在于包括：电源模块、CPU系统主机模块、CPU系统模块、容错模块、Spacewire节点模块；电源模块给CPU系统模块、容错模块、Spacewire节点模块供电；

CPU系统模块接收外部遥控单元的遥控数据，并通过1553B总线转发出去，获取1553B总线数据存储后，打包组帧后形成遥测数据发送给遥测单元，CPU系统模块接收精密时钟产生的时钟源，以该时钟源作为基准进行卫星时间管理；CPU系统模块采集分离开关的状态，以控制CPU系统模块向1553B总线发送指令序列；CPU系统模块获取来自星间收发信机的星间测控数据，包括发往本星的遥测数据、发往本星的遥控数据、发往其他卫星的遥测数据、发往其他卫星的遥控数据，将发往本星的遥测数据转发给外部遥测单元，由外部遥测单元发往地面；将发往其他卫星的遥测数据以及发往其他卫星的遥控数据再发送回星间收发信机，由星间收发信机发送至星间链路，将发往本星的遥控数据解析后执行；

CPU系统模块与容错模块和Spacewire节点模块之间通过内部并行地址线连接；CPU系统模块将自身运行过程中的数据通过内部并行地址线发送给容错模块；Spacewire节点模块通过Spacewire总线网络与星载高速路由器连接，CPU系统模块通过Spacewire节点模块接收来自星载高速路由器的路由器工作状态数据，发送给CPU系统模块，CPU系统模块根据路由器工作状态数据，通过Spacewire节点模块实现对星载高速路由器工作状态的配置与管理。

2.根据权利要求1所述的一种高轨卫星综合电子计算机系统，其特征在于：电源模块，包括星载电源模块DCDC1、星载电源模块DCDC1、星载电源模块DCDC-FT和磁保持继电器开关SW_1～SW_7、三极管电子开关T1、三极管电子开关T2；

DCDC1、DCDC1和DCDC-FT输入+100V电压，转换成+5V、+12V的二次电源；在轨工作时，电源模块有两种工作模式，即DCDC1与DCDC-FT同时加电或DCDC2与DCDC-FT同时加电；不允许DCDC1、DCDC1和DCDC-FT同时加电，也不允许DCDC1与DCDC2同时加电；

SW_6和SW_7为双刀双掷开关，SW_1～SW_5开关为单刀双掷开关；SW_1实现DCDC1的100V输入的通断，SW_2实现DCDC2的100V输入的通断，SW_3实现DCDC-FT 100V输入的通断，通过SW_4和SW_5通断切换，实现CPU系统主机模块、CPU系统备机模块与DCDC1、DCDC2的交叉连接，即DCDC1能够给计算机系统主份即CPU系统主机模块、Spacewire节点模块主份供电，也能够给计算机系统备份即CPU系统备机模块、Spacewire节点模块备份供电；DCDC2能够给计算机系统主份供电，也能够给计算机系统备份供电。

3.根据权利要求1所述的一种高轨卫星综合电子计算机系统，其特征在于：CPU系统模块，包括：CPU、存储器、IO外设；

存储器，包括：PROM存储器，SRAM存储器，NOR FLASH存储器，NAND FLASH存储器；IO外设，包括：1553B接口电路、同步串口电路、UART通信电路、时间管理电路和看门狗电路；

PROM存储器用于存储CPU系统启动程序，最大容量32KB；SRAM存储器提供CPU系统目标代码运行所需的内存空间，最大容量2MB；NOR FLASH存储器用于存储用户程序的最终执行代码，支持4MB的数据存储；

同步串口电路实现计算机系统的CPU系统模块与遥测单元、遥控单元的数据通信；

UART通信电路实现CPU系统模块与星间收发信机的通信；

时间管理电路用于实现多路时钟源输入选择与硬件计数功能；

看门狗电路用于监视CPU处理器的工作状态。

4.根据权利要求2所述的一种高轨卫星综合电子计算机系统，其特征在于：时钟调理模块用于对外部输入的精密时钟射频信号进行调理，通过调理与整形后，时钟调理模块输出输入选择模块所能识别的时钟信号，时钟信号为方波信号；精密时钟源射频信号频率为1MHz-50MHz，频率稳定度±0.1ppm，温补晶振产生时钟给输入选择模块，温补晶振产生的时钟频率为1MHz-50MHz，频率稳定度±1ppm，CPU最小系统晶振产生一个时钟信号给输入选择模块，CPU最小系统晶振产生的时钟信号的频率为1MHz-50MHz，频率稳定度±50ppm。

5.根据权利要求2所述的一种高轨卫星综合电子计算机系统，其特征在于：1553B接口电路包含两路独立的1553B总线控制端电路，每个1553B总线控制端电路能够实现对总线终端设备的访问与控制，总线控制端周期性的向1553B总线上各终端设备获取遥测数据，突发式的向1553B总线上各终端设备发送指令数据。

6.根据权利要求2所述的一种高轨卫星综合电子计算机系统，其特征在于：同步串口电路由专用集成电路实现，采用三线制通信方式，接口传输采用RS422差分电平以提升抗干扰能力，同步串行接口信号包括门控、时钟、数据三路信号，每路信号均能够定义，实现输入与输出的灵活配置，通过定义，同步串口电路实现计算机系统的CPU系统模块与遥测单元、遥控单元的数据通信。

7.根据权利要求2所述的一种高轨卫星综合电子计算机系统，其特征在于：UART通信电路实现了两路独立的全双工通信接口，每路接口的最大码速率为115200bps，每路接口提供128字节数据缓存能力，接口传输采用RS422差分电平以提升抗干扰能力。

8.根据权利要求2所述的一种高轨卫星综合电子计算机系统，其特征在于：时间管理电路，包含时钟调理模块、温补晶振、CPU最小系统晶振、输入选择模块、分频模块、硬件计数器；

时钟调理模块用于对外部输入的精密时钟射频信号进行调理，通过调理与整形后，时钟调理模块输出输入选择模块所能识别的时钟信号，时钟信号为方波信号，精密时钟源射频信号频率为1MHz-50MHz，频率稳定度±0.1ppm，温补晶振产生时钟给输入选择模块，温补晶振产生的时钟频率为1MHz-50MHz，频率稳定度±1ppm，CPU最小系统晶振产生一个时钟信号给输入选择模块，CPU最小系统晶振产生的时钟信号的频率为1MHz-50MHz，频率稳定度±50ppm；

输入选择模块用于对三路时钟输入进行路选，最终选择其中一路送至分频模块，从外部接收的时钟输入源控制信号由CPU系统模块进行控制；分频模块用于对时钟输入信号进行分频，分频后送至硬件计数器，分频范围为：2分频～256分频；硬件计数器用于对时钟信号的脉冲个数进行累积，得到脉冲计数值。

9.根据权利要求1所述的一种高轨卫星综合电子计算机系统，其特征在于：容错模块：容错模块包括容错SRAM模块与容错切机模块，其中，容错SRAM模块实现CPU系统模块的重要数据保存与恢复，容错切机模块实现当班机的切换，即CPU系统主机模块和CPU系统备机模块的切换。

10.一种高轨卫星综合电子计算机系统的控制方法，其特征在于步骤如下：

(1)CPU系统模块接收外部遥控单元的遥控数据，并通过1553B总线转发出去；

(2)CPU系统模块接收精密时钟产生的时钟源，以该时钟源作为基准进行卫星时间管理；

(3)CPU系统模块采集分离开关的状态，以控制CPU系统模块向1553B总线发送指令序列；

(4)CPU系统模块获取来自星间收发信机的星间测控数据，包括发往本星的遥测数据、发往本星的遥控数据、发往其他卫星的遥测数据、发往其他卫星的遥控数据，将发往本星的遥测数据转发给外部遥测单元，由外部遥测单元发往地面；将发往其他卫星的遥测数据以及发往其他卫星的遥控数据再发送回星间收发信机，由星间收发信机发送至星间链路，将发往本星的遥控数据解析后执行；

(5)CPU系统模块将自身运行过程中的数据通过内部并行地址线发送给容错模块；

(6)CPU系统模块通过Spacewire节点模块接收来自星载高速路由器的路由器工作状态数据，发送给CPU系统模块，CPU系统模块根据路由器工作状态数据，通过Spacewire节点模块实现对星载高速路由器工作状态的配置与管理。

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