CN108122982A - 半导体装置的形成方法 - Google Patents

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Abstract

提供一种鳍式场效晶体管装置及其形成方法，此方法包含形成第一介电层于晶体管之上，此方法也包含形成第二介电层于第一介电层之上，此方法更包含在第二介电层内形成第一开口，以露出晶体管的栅极电极的至少一部分，此方法还包含在第一介电层内形成第二开口，以露出晶体管的源极/漏极区的至少一部分，第二开口与第一开口相连，且第一开口在第二开口之前形成，此方法还包含在第一开口和第二开口内形成电连接器。

Description

半导体装置的形成方法
技术领域
本发明实施例有关于半导体技术，特别有关于鳍式场效晶体管装置及其形成方法。
背景技术
在目前半导体装置缩小化的制程中，为了减少因电容效应在信号传播上的电阻电容(resistive-capacitive，RC)延迟，希望采用低介电常数(low-k)介电材料作为导电互连之间的金属间及/或层间介电层。如此一来，介电层的介电常数愈低，邻近的导线的寄生电容愈低，且集成电路(integrated circuit，IC)的电阻电容延迟也愈低。
然而，目前被认为或用来作为低介电常数介电材料的材料并不理想。尤其是依据其介电常数值选择材料，且特别是依据其低介电常数值选择材料时，其它特性，例如材料的硬度或强度可能在半导体制造过程中的使用并不理想。如此一来，需要改善使用低介电常数介电材料的制程。
发明内容
根据一些实施例，提供半导体装置的形成方法。此方法包含形成第一介电层于晶体管上；形成第二介电层于第一介电层上；在第二介电层内形成第一开口，以露出晶体管的栅极电极的至少一部分；在第一介电层内形成第二开口，以露出晶体管的源极/漏极区的至少一部分，其中第二开口与第一开口相连，且第一开口在第二开口之前形成；以及在第一开口和第二开口内形成电连接器。
根据另一些实施例，提供半导体装置的形成方法。此方法包含形成鳍式场效晶体管，鳍式场效晶体管包含栅极结构和多个源极/漏极区；形成第一介电层于鳍式场效晶体管之上；将第一介电层的顶面和栅极结构的顶面平坦化；形成第二介电层于第一介电层和栅极结构之上；蚀刻第二介电层，以形成第一开口，第一开口露出栅极结构的栅极电极的至少一部分和露出覆盖这些源极/漏极区中的一个的第一介电层的一部分；经由第一开口蚀刻第一介电层，以露出这些源极/漏极区中的那一个的至少一部分；以及在第一介电层和第二介电层内形成电连接器，电连接器接触栅极电极和这些源极/漏极区中的那一个的该部分。
根据又另一些实施例，提供半导体装置。此装置包含晶体管，晶体管包含栅极结构和多个源极/漏极区。此装置亦包含第一介电层沿着栅极结构和这些源极/漏极区延伸。此装置也包含第二介电层覆盖在第一介电层上。此装置更包含电连接器设置在第一介电层和第二介电层内，电连接器接触栅极结构和这些源极/漏极区中的一个，其中第一介电层在电连接器和这些源极/漏极区中的那一个的界面与电连接器和栅极结构的界面之间延伸，且其中由电连接器和栅极结构的该界面与栅极结构的栅极电极的侧壁所形成的角度大抵上是直角。
附图说明
为了让本发明实施例的各个观点能更明显易懂，以下配合所附附图作详细说明。应该注意，根据工业中的标准范例，各个部件(features)未必按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例所绘示的鳍式场效晶体管装置的透视图。
图2到图6是根据一些实施例所绘示的形成鳍式场效晶体管装置的各个中间阶段的剖面示意图。
图7A-7C、图8A-8C、图9A-9C、图10A-10C、图11A-11C、图12A-12C、图13A-13C、图14A-14C、图15A-15C、图16A-16C、图17A-17C、图18A-18C、图19A-19C、图20A-20C、图21A-21C、图22A-22C、图23A-23C、图24A-24C、图25A-25C及图26A-26C图是根据一些实施例所绘示的形成鳍式场效晶体管装置的各个中间阶段的剖面示意图。
【符号说明】
50～基底；
50B～第一区；
50C～第二区；
52、56～鳍；
54～隔离区；
58～虚设介电层；
60～虚设栅极层；
62～掩模层；
70、76～虚设栅极；
72、78～掩模；
80～栅极密封间隔物；
82、84～外延源极/漏极区；
86～栅极间隔物；
88～层间介电层；
90～凹陷；
92、96～栅极介电层；
94、98～栅极电极；
100～层间介电层；
150、158～底部抗反射涂层；
152、160～中间硬掩模层；
154、162～顶部光阻层；
156、164、166～开口；
170～阻障层；
172～金属材料；
174～电连接器；
H1、H2～高度；
T1～厚度。
具体实施方式
以下揭露内容提供了许多不同实施例或范例，以实现本发明实施例的不同部件。以下描述各部件及其排列方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而不在于限定本发明实施例的保护范围。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明实施例可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。
再者，在此可以使用空间相关用语，例如“在…底下”、“在…下方”、“下”、“在…上方”、“上”和类似用语，以易于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。除了图中所示的方位外，空间相关用语可涵盖装置在使用或操作中的不同方位。装置可以采用其他方位定向(旋转90度或在其他方位上)，并且在此使用的空间相关描述可以同样地作出相应的解释。
图2到图26A-26C图是根据示范实施例所绘示的制造鳍式场效晶体管的各个中间阶段的剖面示意图。图2到图6说明除了多个鳍式场效晶体管以外，图1中的A-A剖面。在图7到图26A-26C中，结尾标记A的图是说明沿着类似的A-A剖面；结尾标记B的图是说明沿着类似的B/C-B/C剖面，且在基底上的第一区内；结尾标记C的图是说明沿着类似的B/C-B/C剖面，且在基底上的第二区内。
图2说明基底50。基底50可为半导体基底，例如主体半导体、绝缘体上的半导体(semiconductor-on-insulator，SOI)或类似的半导体基底，前述基底可进行掺杂(例如用p型或n型掺质)或不进行掺杂。基底50可为晶片，例如硅晶片。一般来说，绝缘体上的半导体基底包含一层半导体材料形成在绝缘层上。绝缘层可为例如埋藏氧化物(buried oxide，BOX)层、氧化硅层或类似的绝缘层。在基底上提供绝缘层，基底通常为硅或玻璃基底，也可使用其它基底，例如多层或梯度(gradient)基底。在一些实施例中，基底50的半导体材料可包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或前述的组合。
基底50具有第一区50B和第二区50C。第一区50B(其对应至后续结尾标注B的图)可用于形成n型装置，例如NMOS晶体管，例如n型鳍式场效晶体管。第二区50C(其对应至后续结尾标注C的图)可用于形成p型装置，例如PMOS晶体管，例如p型鳍式场效晶体管。
图3和4说明形成鳍52和在相邻鳍52之间的隔离区54。在图3中，于基底50内形成鳍52。在一些实施例中，可通过在基底50内蚀刻出沟沟而在基底50内形成鳍52。前述的蚀刻可为任何可接受的蚀刻制程，例如反应性离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutrual beam etch，NBE)、类似的蚀刻或前述的组合。此蚀刻可为异向性。
在图4中，于相邻的鳍52之间形成绝缘材料，以形成隔离区54。绝缘材料可为氧化物例如氧化硅、氮化物、类似的绝缘材料或前述的组合，且可通过高密度等离子体化学气相沉积法(high density plasma chemical vapor deposition，HDP-CVD)、可流动的化学气相沉积法(flowable CVD，FCVD)(例如：在远端等离子体系统中进行以CVD为基础的材料沉积，且之后进行硬化，以使沉积材料转换成另一材料，例如氧化物)、类似的方法或前述的组合形成绝缘材料。可使用由任何可接受的制程形成的其它绝缘材料。一旦绝缘材料形成，可实施退火制程。在说明的实施例中，绝缘材料是通过可流动的化学气相沉积(FCVD)制程形成的氧化硅。绝缘材料可称为隔离区54。进一步在图4中，平坦化制程例如化学机械研磨(chemical mechanical polish，CMP)可移除任何过多的绝缘材料，且形成共平面的隔离区54的顶面和鳍52的顶面。
图5说明将隔离区54凹陷，以形成浅沟槽隔离(shallow trench isolation，STI)区。隔离区54凹陷，使得在第一区50B和第二区50C的鳍56从相邻的隔离区54之间突出。再者，隔离区54的顶面可具有如图示的平坦表面、外凸表面、内凹表面(例如碟形凹陷)或前述的组合。隔离区54的顶面可通过适当的蚀刻形成平坦、外凸和/或内凹。使用可接受的蚀刻制程，例如对隔离区54的材料有选择性的蚀刻，可将隔离区54凹陷。例如，可使用利用蚀刻的化学氧化物移除或应用材料公司(Applied Materials)的SICONI工具或稀释的氢氟酸。
本发明所属技术领域中具有通常知识者将可轻易地理解，关于图2到图5所述的制程只是如何形成鳍56的一个示范例。在其它实施例中，介电层可形成于基底50的顶面之上；可穿过介电层蚀刻出沟槽；在沟槽内可外延成长同质外延结构；以及将介电层凹陷，使得同质外延结构从介电层突出，以形成鳍。在另一些实施例中，可使用异质外延结构作为鳍。例如，可将图4中的长条形半导体52凹陷，且可在凹陷的地方外延成长与长条形半导体52不同的材料。在又另一些实施例中，介电层可形成于基底50的顶面之上；可穿过介电层蚀刻出沟槽；可使用与基底50不同的材料，在沟槽内外延成长异质外延结构；以及将介电层凹陷，使得异质外延结构从介电层突出，以形成鳍56。在一些实施例中，外延成长同质外延或异质外延结构，成长的材料可在成长的过程中进行原位(in situ)掺杂，其可免除之前和后续的注入，虽然原位和注入掺杂可一起使用。再者，在NMOS区外延成长与PMOS区的材料不同的材料可能是有益的。在各种不同的实施例中，鳍56可包含锗化硅(SixGe1-x，其中X可介于大约0和1之间)、碳化硅、纯或大致上纯的锗、第III-V族化合物半导体、第II-VI族化合物半导体或类似材料。例如，用于形成第III-V族化合物半导体的可用材料包含，但不限于，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及类似材料。
在图5中，可在鳍56、鳍52和/或基底50中形成适当的阱区。例如，可在第一区50B中形成P阱，且可在第二区50C中形成N阱。
使用光阻或其它掩模(未绘示)可实现对于不同的第一区50B和第二区50C的不同的注入步骤。例如，在第一区50B的鳍56和隔离区54之上形成光阻。将光阻图案化以露出基底50的第二区50C，例如PMOS区域。可通过使用旋转涂布技术形成光阻，且使用可接受的光微影技术将光阻图案化。一旦光阻图案化后，可在第二区50C进行n型杂质注入，且光阻可作为掩模，大致上防止n型杂质注入第一区50B，例如NMOS区。n型杂质可为磷、砷或类似杂质，其注入第一区50B的浓度等于或小于1018cm-3，例如在约1017cm-3到约1018cm-3范围内。在注入之后，移除光阻，例如通过可接受的灰化制程。
在第二区50C的注入之后，在第二区50C的鳍56和隔离区54之上形成光阻。将光阻图案化以露出基底50的第一区50B，例如NMOS区。可通过使用旋转涂布技术形成光阻，且使用可接受的光微影技术将光阻图案化。一旦光阻图案化后，可在第一区50B内执行P型杂质注入，且光阻可作为掩模，以大致上防止P型杂质被注入第二区50C，例如PMOS区。P型杂质可为硼、氟化硼(BF2)或类似杂质，其在第一区50B注入的浓度等于或小于1018cm-3，例如在约1017cm-3到约1018cm-3范围内。在注入之后，可移除光阻，例如通过可接受的灰化制程。
在第一区50B和第二区50C的注入之后，可执行退火以活化注入的P型和N型杂质。注入可在第一区50B例如NMOS区内形成P阱，且在第二区50C例如PNOS区内形成N阱。在一些实施例中，在成长的过程中，外延鳍的成长的材料可进行原位(in situ)掺杂，原位掺杂可免除注入，虽然也可一起使用原位掺杂和注入掺杂。
在图6中，在鳍56上形成虚设介电层58。虚设介电层58可为例如氧化硅、氮化硅、前述的组合或类似材料，且可通过可接受的技术进行沉积或热成长。在虚设介电层58之上形成虚设栅极层60，且在虚设栅极层60之上形成掩模层62。虚设栅极层60可沉积在虚设介电层58之上，然后进行平坦化，例如通过化学机械研磨(CMP)。掩模层62可沉积在虚设栅极层60之上。虚设栅极层60可由例如多晶硅制成，虽然也可使用其它与隔离区54的蚀刻相比具有高蚀刻选择性的材料。掩模层62可包含例如氮化硅或类似材料。在此示范例中，形成跨过第一区50B和第二区50C的单一虚设栅极层60和单一掩模层62。在其它实施例中，可在第一区50B和第二区50C内形成分开的虚设栅极层，且可在第一区50B和第二区50C内形成分开的掩模层。
在图7A、7B和7C中，使用可接受的光微影和蚀刻技术可将掩模层62图案化，以在第一区50B内形成掩模72和在第二区50C内形成掩模78。掩模72和78的图案通过可接受的蚀刻技术可转移至虚设栅极层60和虚设介电层58，以在第一区50B内形成虚设栅极70和在第二区50C内形成虚设栅极76。虚设栅极70和76覆盖鳍56各自的通道区。虚设栅极70和76也可具有大致上垂直于各自的外延鳍的纵向方向的纵向方向。
在图8A、8B和8C中，在各自的虚设栅极70和76及/或鳍56的露出的表面上可形成栅极密封间隔物(gate seal spacer)80。在热氧化或沉积后进行异向性蚀刻，可形成栅极密封间隔物80。
在栅极密封间隔物80形成之后，可执行轻掺杂源极/漏极(lightly dopedsource/drain，LDD)区的注入。类似先前在图5中讨论的注入，可在第一区50B例如NMOS区上方形成掩模例如光阻，而露出第二区50C，例如PMOS区，且可注入p型杂质至第二区50C露出的鳍56内，然后可移除掩模。之后，可在第二区50C例如NMOS区上方形成掩模例如光阻，而露出第一区50B，且可注入n型杂质至第一区50B露出的鳍56内，然后可移除掩模。N型杂质可为先前讨论过的任何N型杂质，且P型杂质可为先前讨论过的任何P型杂质。轻掺杂源极/漏极区可具有杂质浓度从约1015cm-3至约1016cm-3。可使用退火活化注入的杂质。
进一步在图8A、8B和8C中，在鳍56内形成外延源极/漏极区82和84。在第一区50B，在鳍56内形成外延源极/漏极区82，使得每一个虚设栅极70设置在各自相邻的一对外延源极/漏极区82之间。在一些实施例中，外延源极/漏极区82可延伸至鳍52内。在第二区50C，在鳍56内形成外延源极/漏极区84，使得每一个虚设栅极76设置在各自相邻的一对外延源极/漏极区84之间。在一些实施例中，外延源极/漏极区84可延伸至鳍52内。
可通过遮蔽第二区50C例如PMOS区，以形成第一区50B例如NMOS区内的外延源极/漏极区82，且在第一区50B内顺应性地沉积虚设间隔物层，接着进行异向性蚀刻，以沿着第一区50B的虚设栅极70的侧壁和/或栅极密封间隔物80形成虚设栅极间隔物(未绘示)。然后，蚀刻第一区50B的外延鳍的源极/漏极区，以形成凹陷。在凹陷内外延成长第一区50B的外延源极/漏极区82。外延源极/漏极区82可包含任何可接受的材料，例如适合N型鳍式场效晶体管的材料。例如，如果鳍56是硅，外延源极/漏极区82可包含硅、SiC、SiCP、SiP或类似材料。外延源极/漏极区82可具有从鳍56的各自表面升起的表面，且可具有小晶面(facet)。之后，例如通过蚀刻移除第一区50B的虚设栅极间隔物，并且移除第二区50C上的掩模。
可通过遮蔽第一区50B例如NMOS区，以形成第二区50C例如PMOS区内的外延源极/漏极区84，且顺应性地沉积虚设间隔物层于第二区50C，接着异向蚀刻，以沿着第二区50C的虚设栅极76的侧壁和/或栅极密封间隔物80形成虚设栅极间隔物(未绘示)。然后，蚀刻第二区50C的外延鳍的源极/漏极区，以形成凹陷。在凹陷内外延成长第二区50C的外延源极/漏极区84。外延源极/漏极区84可包含任何可接受的材料，例如适合P型鳍式场效晶体管的材料。例如，如果鳍56是硅，外延源极/漏极区84可包含SiGe、SiGeB、Ge、GeSn或类似材料。外延源极/漏极区84可具有从鳍56的各自表面升起的表面，且可具有小晶面。之后，例如通过蚀刻移除第二区50C的虚设栅极间隔物，并且移除第一区50B上的掩模。
在图9A、9B和9C中，沿着虚设栅极70和76的侧壁在栅极密封间隔物80上形成栅极间隔物86。栅极间隔物86可通过顺应性地沉积材料且之后异向性蚀刻此材料而形成。栅极间隔物86的材料可为氮化硅、氮碳化硅(SiCN)，前述的组合或类似材料。
外延源极/漏极区82和84及/或外延鳍可注入掺杂物，以形成源极/漏极区，类似先前讨论过用来形成轻掺杂源极/漏极区的制程，接着实施退火。源极/漏极区可具有杂质浓度在从约1019cm-3到约1021cm-3的范围内。用于第一区50B例如NMOS区的源极/漏极区的N型杂质可为先前讨论过的任何N型杂质，且用于第二区50C例如PMOS区的源极/漏极区的P型杂质可为先前讨论过的任何P型杂质。在其他实施例中，外延源极/漏极區82和84可在成長過程中進行原位(in situ)摻雜。
在图10A、10B和10C中，层间介电层(inter layer dielectric layer，ILD)88沉积在图9A、9B和9C所示结构上方。在一些实施例中，层间介电层88是通过可流动的化学气相沉积法形成的膜。在一些实施例中，层间介电层88由介电材料形成，例如磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-Silicate Glass，BSG)、掺杂硼的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、无掺杂的硅酸盐玻璃(undoped Silicate Glass，USG)或类似材料，且可通过任何合适的方法，例如化学气相沉积(CVD)或等离子体增强化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition，PECVD)进行沉积。
在图11A、11B和11C中，可执行平坦化制程，例如化学机械研磨(CMP)，以使层间介电层88的顶面与虚设栅极70和76的顶面齐平。化学机械研磨也可移除虚设栅极70和76上的掩模72和78。因此，虚设栅极70和76的顶面穿过层间介电层88露出。
在图12A、12B和12C中，虚设栅极70和76、栅极密封间隔物80及在虚设栅极70和76正下方的部分虚设介电层58在蚀刻步骤中移除，使得凹陷90形成。每一个凹陷90露出各自的鳍56的通道区。每一个通道区设置在相邻的一对外延源极/漏极区82和84之间。在移除的过程中，当蚀刻虚设栅极70和76时，虚设介电层58可当作蚀刻停止层。在移除虚设栅极70和76之后，可移除虚设介电层58和栅极密封间隔物80。
在图13A、13B和13C中，形成取代栅极的栅极介电层92和96。栅极介电层92和96顺应性地沉积在凹陷90内，例如在鳍56的顶面和侧壁上在栅极间隔物86的侧壁上，以及在层间介电层88的顶面上。根据一些实施例，栅极介电层92和96包含氧化硅、氮化硅或多层的前述材料。在其它实施例中，栅极介电层92和96包含高介电常数介电材料，且在这些实施例中，栅极介电层92和96可具有大于约7.0的介电常数值，且可包含金属氧化物；或者Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐；及前述的组合。栅极介电层92和96的形成方法可包含分子束沉积(Molecular-Beam Deposition，MBD)、原子层沉积(Atomic Layer Deposition，ALD)、等离子体增强化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition，PECVD)及类似方法。
接着，栅极电极94和98分别沉积于栅极介电层92和96之上，并且填充凹陷90的剩余部分。栅极电极94和98可由含金属的材料制成，例如：TiN、TaN、TaC、Co、Ru、Al、前述的组合或多层的前述材料。在填充栅极电极94和98之后，过多的含金属材料沉积于凹陷90之上，且沿着栅极介电层92和96的沿着层间介电层88的顶面延伸的部分延伸。产生的结构在图13A、13B和13C中绘示。
可同时形成栅极介电层92和96，使得栅极介电层92和96由相同的材料制成，而且可同时形成栅极电极94和98，使得栅极电极94和98由相同的材料制成。然而，在其它实施例中，栅极介电层92和96可通过不同的制程形成，使得栅极介电层92和96可由不同的材料制成，而且栅极电极94和98可通过不同的制程形成，使得栅极电极94和98可由不同的材料制成。当使用不同的制程时，可使用各种遮蔽步骤来遮蔽和露出合适的区域。
接着，可执行平坦化制程，例如化学机械研磨，以移除栅极介电层92和96的过多部分和栅极电极94和98的过多材料。例如，可执行平坦化制程以移除在层间介电层88的顶面上方的任何过多部分。产生的结构在图14A-14C中绘示，所产生的栅极电极94和98及栅极介电层92和96的材料的剩余部分形成鳍式场效晶体管的取代栅极。
在一些实施例中，平坦化制程可持续直到移除栅极间隔物86的顶部部分，以及直到层间介电层88和栅极电极94和98的整体高度降低。例如，在平坦化制程之前，栅极间隔物86可具有约到约的高度H1，例如约平坦化制程之后，栅极间隔物86可具有约到约的高度H1，例如约在一些实施例中，平坦化制程的持续时间可依据层间介电层88的厚度决定。
在图15A、15B和15C中，层间介电层(ILD)100沉积于层间介电层88上方。在一些实施例中，层间介电层100通过可流动的化学气相沉积法形成的膜。在一些实施例中，层间介电层100由介电材料形成，例如：磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、无掺杂的硅酸盐玻璃(USG)或类似材料，且可通过任何合适的方法沉积，例如化学气相沉积(CVD)和等离子体增强化学气相沉积(PECVD)。在一些实施例中，层间介电层100可具有约到约的厚度T1，例如约
图16A-16C到图26A-26C绘示形成导电连接器的各个中间阶段，导电连接器将外延源极/漏极区82/84连接至栅极电极94/98，且导电连接器可将连接的外延源极/漏极区82/84和栅极电极94/98连接至电路中的其它组件。例如，在一些应用中，可能想要在电路中使用导电连接器将晶体管的源极端连接至栅极端连接，或者将漏极端连接至栅极端。
如图16A-16C到图26A-26C所绘示，可通过先将层间介电层100图案化，以露出栅极电极94/98，然后穿过图案化的层间介电层100将层间介电层88图案化，以露出外延源极/漏极区82/84而形成电连接器。通过先将层间介电层100图案化，以露出栅极电极94/98，然后穿过图案化的层间介电层100将层间介电层88图案化，以露出外延源极/漏极区82/84，可能可以避免或减少等离子体蚀刻制程的使用。如果使用等离子体蚀刻制程，那么等离子体蚀刻制程可能在等离子体蚀刻制程产生的开口内留下残留物。如此可能需要进行清洁制程(例如氧处理)，以移除等离子体蚀刻制程所产生的残留物。然而，氧处理可能会导致开口内的层间介电层88和/或层间介电层100的氧化，其可能对鳍式场效晶体管的电阻电容常数造成负面影响。通过避免等离子体蚀刻制程，可避免或让残留物及后续因氧处理而导致的层间介电层的氧化降到最低。再者，通过先将层间介电层100图案化，以露出栅极电极94/98，然后穿过图案化的层间介电层100将层间介电层88图案化，以露出外延源极/漏极区82/84，可能可以避免在等离子体蚀刻制程期间的沉积牺牲膜于栅极电极94/98上方来保护栅极电极94/98的制程。通过避免沉积牺牲膜的需求，生产制造可流线化，且成本可最低化。
参阅图16A-16C，绘示第一三层光阻制程的第一步骤。在第一三层光阻制程的第一步骤中，使用合适的制程，例如：溅射(sputtering)、旋转涂布(spin-on coating)或类似制程，沉积三层(150、152和154)于层间介电层100之上。在后续的步骤中，将前述的三层图案化，以形成开口暴露出在栅极电极94/98上方的层间介电层100以及覆盖在外延源极/漏极区82/84上的层间介电层100的一部分，栅极电极94/98将电性连接至此处(见图17A、17B和17C)。前述的三层包含底部抗反射涂层(bottom anti-reflective coating，BARC)150、中间硬掩模层152和顶部光阻层154。在其它实施例中，可使用其它类型的图案化掩模，其可包含比在此所绘示的三层光层制程更少或更多数量的层。
参阅图17A、17B和17C，可将顶部光阻层154图案化，以露出覆盖在栅极电极94/98之上的层间介电层100的一部分或更多部分。上述的图案化也露出覆盖在外延源极/漏极区82/84上方的层间介电层100的一部分，栅极电极94/98将连接至此处。可使用任何合适的光微影技术将顶部光阻层154图案化。例如，可在顶部光阻层154上方设置光掩模(未绘示)，接着可暴露于辐射束，其包含紫外光或准分子激光(excimer laser)，例如来自KrF准分子激光的波长248nm的光束、来自ArF准分子激光的波长193nm的光束或来自F2准分子激光的波长157nm的光束。可使用浸润式微影系统(immersion lithography system)进行顶部光阻层154的曝光，以增加解析度和降低最小可达成的间距(pitch)。可执行烘烤或硬化(cure)操作，使顶部光阻层154硬化，且根据使用正型光阻或负型光阻，可使用显影剂将顶部光阻层154曝光或未曝光的部分移除。在将顶部光阻层154图案化后，可执行修整制程，以减少顶部光阻层154的宽度。在一实施例中，修整制程为异向等离子体蚀刻制程，其制程气体包含O2、CO2、N2/H2、H2、类似气体、前述的组合或任何其它适合修整光阻的气体。在修整制程之后，可将中间硬掩模层152和底部抗反射涂层150图案化(例如使用蚀刻制程)，留下如图17A、17B和17C所绘示的图案。由于部分的图案化制程，可能会消耗部分的顶部光阻层154。例如，在中间硬掩模层152和底部抗反射涂层150图案化后，顶部光阻层154的厚度可能会减少。
接着，参阅图18A、18B和18C，使用前述的三层(150、152和154)的剩余部分作为掩模，将层间介电层100图案化以形成开口156。开口156露出至少一部分的栅极电极94/98的顶面。在一些实施例中，开口156只露出栅极电极94/98的顶面的一部分，其是从第一个栅极间隔物86延伸到第二个栅极间隔物86的方向量测。例如，在一些实施例中，开口156将露出最接近外延源极/漏极区82/84的栅极电极94/98的顶面的一部分，栅极电极94/98将电性连接至此处。在一些实施例中，开口156可露出两个相邻的栅极间隔物86之间的栅极电极94/98的整个顶面。如图18A、18B和18C所示，开口156也可露出覆盖相对应的外延源极/漏极区82/84的至少一部分的层间介电层88的区域，栅极电极94/98将电性连接至此处。
可使用任何种类合适的蚀刻技术将层间介电层100图案化，以形成开口156。在一些实施例中，可使用在氧化物和钨之间具有高选择性的湿式蚀刻制程。此蚀刻制程可持续直至检测到终点。例如，在一些实施例中，栅极电极94/98的检测可发出蚀刻制程的终点信号。在一些实施例中，想要避免使用等离子体蚀刻制程，以避免在开口156内产生残留物。
在蚀刻制程之后，如图18A、18B和18C所绘示，开口156可具有锥形的侧壁。在一些实施例中，开口156的侧壁可与开口156的底面形成约93度到约98度的角度，例如约95度。
接着，移除第一三层光阻制程的三层150、152和154，例如用灰化制程。也可使用选择性湿式清洁，以移除前述的三层150、152和154。产生的结构在图19A、19B和19C中绘示。
参阅20A、20B和20C，通过沉积另一三层(158、160和162)于层间介电层100之上和层间介电层88/栅极电极94/98/栅极间隔物86之上，且在图开口156内，开始第二三层光阻制程。在后续的步骤中，将前述的三层(158、160和162)图案化以形成开口，露出在外延源极/漏极区82/84的一部分之上的层间介电层88，栅极电极94/98将电性连接至此处(见图21A、21B和21C)。如上述详细地讨论，前述的三层包含底部抗反射涂层(BARC)158、中间硬掩模层160和顶部光阻层162。底部的底部抗反射涂层158大致上填满开口156且产生大致上平坦的表面，中间硬掩模层160和顶部光阻层162可在此平坦的表面上形成。可使用非顺应性的沉积制程，例如：溅射(sputtering)、旋转涂布(spin-on coating)或类似制程，沉积前述的三层158、160和162。在其它实施例中，可使用其它种类的图案化掩模，其包含比在在此绘示的三层光阻制程更少或更多层。
参阅图21A、21B和21C，可将顶部光阻层162图案化，以露出覆盖在部分的外延源极/漏极区82/84上方的层间介电层88的一个或更多部分，栅极电极94/98将电性连接至此处。可使用任何合适的光微影技术，例如与第一三层光阻制程相关的上述技术，将顶部光阻层162图案化。在顶部光阻层162图案化后，可将中间硬掩模层160和底部抗反射涂层158图案化，留下如图21A、21B和21C所示的图案。
在一些实施例中，因为第一三层光阻制程产生开口156(见图19A-19C)，所以可用直接透过先前在层间介电层100内产生的开口156露出层间介电88的方式(如图19A、19B和19C所示)将第二三层光阻制程的三层158、160和162图案化。例如，在一些实施例中，在第二三层光阻制程的三层158、160和162图案化后，层间介电层100内的开口的侧壁可延伸到三层158、160和162内的开口的至少两侧上。在一些实施例中，可将前述的三层158、160和162图案化，只露出层间介电层88，而不露出层间介电层100的任何部分。在一些实施例中，可将第二三层光阻制程的三层158、160和162以一方式图案化，其暴露出除了层间介电层88之外，还有部分的层间介电层100。
接着，参阅图22A、22B和22C，可使用前述的三层158、160和162作为掩模，将层间介电层88图案化，以形成开口164。开口164使层间介电层100内的开口156(见图19A、19B和19C)延伸，开口156露出栅极电极94/98，也露出外延源极/漏极区82/84的一部分，栅极电极94/98将电性连接至此处(见图24A-24C)。在一些实施例中，开口164只露出外延源极/漏极区82/84的顶面的一部分。在一些实施例中，开口164可露出外延源极/漏极区82/84的整个顶面。如图22A、22B和22C所示，在一些实施例中，层间介电层88沿着开口164的侧壁延伸。在一些实施例中，层间介电层88可在开口164与栅极间隔物86之间延伸。在一些实施例中，开口164可具有锥形的侧壁。在一些实施例中，开口164的侧壁与开口164的底面形成约90度到约95度的角度，例如约92度。
可使用前述的层158、160和162作为掩模和使用任何合适的蚀刻制程，可将层间介电层88图案化，以形成开口164。在一些实施例中，可使用原子层蚀刻。在一些实施例中，可根据制程参数计算执行蚀刻的蚀刻制程的持续时间。在一些实施例中，可使用过度蚀刻，其蚀刻制程持续超过计算的时间，例如过度蚀刻33％。在一些实施例中，可能想要避免使用等离子体蚀刻制程，以避免在开口164内产生残留物。
参阅图23、23B和23C，移除前述的三层158、160和162，例如使用灰化制程。在图23A、23B和23C绘示产生的结构，层间介电层88和层间介电层100已经图案化，产生开口166露出至少一部分的栅极电极94/98和至少一部分的外延源极/漏极区82/84。开口166可具有沿着层间介电100和层间介电88两者延伸的第一侧壁，开口166可具有只沿着层间介电层88延伸的第二侧壁，和只沿着层间介电层100延伸的第三侧壁。开口166的底面可沿着栅极电极94/98、层间介电层88和栅极介电层92/96延伸。层间介电层88的一部分可在开口166的第二侧壁和栅极间隔物86之间延伸。在开口166产生后，栅极电极94/98可具有到的高度H2，例如约在第二图案化制程产生开口166之后，栅极电极94/98的顶面和栅极电极94/98的侧壁之间的角度大致上为直角。
图24A-24C图24A-24C图24A-24C到图26A-26C绘示电连接器174的形成(见图26A-26C)，电连接器174在开口166内形成。首先，图24A-24C图24A-24C图24A-24C说明开口166内的阻障层170的形成。阻障层170可覆盖开口166的侧壁和底面。阻障层170可包含例如氮化钛、氧化钛、氮化钽、氧化钽或类似材料。可使用任何合适的沉积制程，例如化学气相沉积、物理气相沉积、顺应性沉积制程或类似制程，以沉积阻障层170。
图25A-25C说明用金属材料172，例如铜、铜合金、钨、铝或另一适合的导体，填充开口166。金属材料172的沉积可溢出开口166，且沿着层间介电层100的顶面延伸。后续，如图26A-26C所绘示，可使用平坦化(例如化学机械研磨或回蚀刻)以移除溢出的部分，所产生的结构在图26A-26C中绘示。
如图26A-26C所示，电连接器174可具有顺应开口166的轮廓(如图23A-23C所示)的轮廓。电连接器174可物理性地接触栅极电极94/98和外延源极/漏极区82/84，借此在栅极电极94/98和外延源极/漏极区82/84之间形成电性连接。
虽然未特别显示，但本发明所属技术领域中具有通常知识者将可轻易地理解，可在图26A、26B和26C中的结构执行更多的制程步骤。在后续的制程中，可于层间介电层100之上沉积额外的层间介电层或金属间介电层(Inter-Metal Dielectrics，IMD)。可在上方的层间介电层或金属间介电层内形成互连，以接触电连接器174，其可让电连接器174电性连接至同一封装体或不同封装体中的其它组件。
如上所述，形成电连接器将外延源极/漏极区电性连接至栅极电极。在一些实施例中，将第二介电层图案化，以露出栅极电极，然后穿过在第二介电层产生的开口将第一介电层图案化，以露出外延源极/漏极区。通过将第二介电层图案化以露出栅极电极，然后将第一介电层图案化以露出外延源极/漏极区，可能可以避免等离子体蚀刻制程的使用。如果使用等离子体蚀刻制程，那么等离子体蚀刻制程可能会在等离子体蚀刻制程产生的开口内留下残留物。如此可能需要进行氧处理，以移除等离子体蚀刻产生的残留物。然而，氧处理可能导致开口内的第一介电层和/或第二介电层的氧化，这对鳍式场效晶体管的电阻电容常数可能造成负面影响。通过避免等离子体蚀刻制程，可避免或最小化残留物及后续的因氧处理所造成的层间介电层的氧化。再者，通过先将第二介电层图案化，以露出栅极电极，然后将第一介电层图案化，以露出外延源极/漏极区，可能避免在等离子体蚀刻的制程期间，沉积牺牲膜于栅极电极之上以保护栅极电极的制程。通过避免沉积牺牲膜的需求，生产制造可流线化且成本可最低化。
根据一些实施例，提供半导体装置的形成方法。此方法包含形成第一介电层于晶体管上。此方法亦包含形成第二介电层于第一介电层上。此方法也包含在第二介电层内形成第一开口，露出晶体管的栅极电极的至少一部分。此方法更包含在第一介电层内形成第二开口，露出晶体管的源极/漏极区的至少一部分，第二开口与第一开口连接，且在第二开口之前形成第一开口。此方法还包含在第一开口和第二开口内形成电连接器。
根据另一些实施例，其中在第二开口形成之后，栅极电极的顶面和栅极电极的侧壁之间的夹角大致上为直角。
根据另一些实施例，此方法更包含在形成第二介电层之前，于第一介电层的顶面和栅极电极的顶面上实施平坦化制程。
根据另一些实施例，其中在第二介电层内形成第一开口包含沉积光阻层、掩模层和底层于第二介电层之上；将光阻层、掩模层和底层图案化；以及经由图案化的光阻层、图案化的掩模和图案化的底层蚀刻第二介电层，以形成第一开口。
根据另一些实施例，其中在第一介电层内形成第二开口包含形成底层于第二介电层之上，底层至少部分设置于第二介电层内的第一开口中；形成掩模层于底层之上；形成光阻层于掩模层之上；将光阻层、掩模层及底层图案化；以及经由图案化的光阻层、图案化的掩模层和图案化的底层蚀刻第一介电层，以形成第二开口。
根据另一些实施例，其中第二开口通过蚀刻第一介电层的沿着第一开口的底面延伸的一部分而形成。
根据另一些实施例，其中在光阻层、掩模层和底层的图案化之后，位于底层内的第三开口设置在第一开口中。
根据另一些实施例，其中电连接器将栅极电极电性连接至源极/漏极区。
根据另一些实施例，其中第一介电层延伸于第二开口与晶体管的栅极间隔物之间。
根据另一些实施例，其中第一开口的底面沿着第一介电层、栅极电极、栅极间隔物和栅极介电层延伸。
根据一些实施例，提供半导体装置的形成方法。此方法包含形成鳍式场效晶体管(fin field effect transistor，finFET)，此鳍式场效晶体管包含栅极结构和多个源极/漏极区。此方法亦包含形成第一介电层于鳍式场效晶体管上方。此方法也包含将第一介电层的顶面和栅极结构的顶面平坦化。此方法更包含形成第二介电层于第一介电层和栅极结构上方。此方法还包含蚀刻第二介电层，以形成第一开口，第一开口暴露出栅极结构的栅极电极的至少一部分和覆盖在这些源极/漏极区中的一个的第一介电层的一部分。此方法亦包含穿过第一开口蚀刻第一介电层，以露出这些源极/漏极区中的那一个的至少一部分。此方法也包含在第一介电层和第二介电层内形成电连接器，此电连接器接触栅极电极和这些源极/漏极区中的那一个的该部分。
根据另一些实施例，其中第一开口露出栅极结构的栅极介电层。
根据另一些实施例，其中栅极电极的接触电连接器的表面大致上与第一介电层的顶面齐平。
根据另一些实施例，其中蚀刻第二介电层以形成第一开口包含沉积光阻层、掩模层和底层于第二介电层之上；将光阻层、掩模层和底层图案化；以及经由图案化的光阻层、图案化的掩模层和图案化的底层蚀刻第二介电层，以形成第一开口。
根据另一些实施例，其中第一开口的底面沿着第一介电层、栅极电极、栅极间隔物和栅极介电层延伸。
根据一些实施例，提供半导体装置。此装置包含晶体管，晶体管包含栅极结构和多个源极/漏极区。此装置亦包含第一介电层沿着栅极结构和这些源极/漏极区延伸。此装置也包含第二介电层覆盖在第一介电层上。此装置更包含电连接器设置在第一介电层和第二介电层内，此电连接器接触栅极结构和这些源极/漏极区中的一个，第一介电层在电连接器和这些源极/漏极区中的那一个的界面与电连接器和栅极结构的界面之间延伸，且由电连接器和栅极结构的界面与栅极结构的栅极电极的侧壁所形成的角度大致上为直角。
根据另一些实施例，其中栅极结构的顶面与第一介电层的顶面大致上齐平。
根据另一些实施例，其中电连接器包含一或更多个呈锥形的侧壁。
根据另一些实施例，其中电连接器的底面沿着栅极电极、栅极介电层、栅极间隔物和第一介层延伸。
根据另一些实施例，其中电连接器的侧壁沿着第一介电层和第二介电层延伸。
以上概述了数个实施例的部件，使得在本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的概念。在本发明所属技术领域中具有通常知识者应该理解，可以使用本发明实施例作为基础，设计或修改用于实现与在此所介绍的实施例相同目的及/或达到相同优点的其他制程和结构。在本发明所属技术领域中具有通常知识者也应该理解，这些等效的构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此可以做出各种改变、取代或其他选择。因此，本发明的保护范围当视后附的申请专利范围所界定为准。

Claims (1)

1.一种半导体装置的形成方法，包括：
形成一第一介电层于一晶体管之上；
形成一第二介电层于该第一介电层之上；
形成一第一开口在该第二介电层内，以露出该晶体管的一栅极电极的至少一部分；
形成一第二开口在该第一介电层内，以露出该晶体管的一源极/漏极区的至少一部分，其中该第二开口与该第一开口相连，且其中该第一开口在该第二开口之前形成；以及
形成一电连接器于该第一开口和该第二开口内。
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