CN108121678A - 一种基于新型chsi接口优化的fpga数据处理方法及系统 - Google Patents

一种基于新型chsi接口优化的fpga数据处理方法及系统 Download PDF

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Abstract

本发明属于西方体制敌我识别数字信号处理领域，涉及一种基于新型CHSI接口优化的FPGA数据处理方法及系统，旨在用以改善现有技术中存在的误码率高，数据传输可靠性和实时处理效率低等问题。本发明主要包括：首先根据CHSI接口输出和输入时序处理的特点，设计高精度差分本振时钟源；然后由现场可编程逻辑阵列FPGA内部时钟锁相环产生CHSI接口输出和输入时序处理的基本时钟；最后根据给出的CHSI接口传输电路及时序处理的优化方法，并结合时序特征、数据帧结构和状态转换控制，分别对CHSI接口输出和输入时序的数据进行处理。

Description

一种基于新型CHSI接口优化的FPGA数据处理方法及系统
技术领域
本发明属于西方体制敌我识别数字信号处理领域，涉及一种FPGA数据处理方法及系统，尤其涉及一种基于新型CHSI接口优化的FPGA数据处理方法及系统。
背景技术
在现代信息化战争中,传统敌我识别作战平台面临着更加复杂的电磁环境，以及日益增多的目标威胁,其生存能力和作战性能受到严重的挑战和考验。为了应对这一情况,北约国家将作战平台抗干扰性能和高保密性能作为技术发展方向。自海湾战争和伊拉克战争后，西方体制的敌我识别体系发展方向将研究重点从传统的“地对空”和“空对空”识别转向海、陆、空三军联合作战平台全域的识别体系，以增强参战各国作战平台的通用性，最低程度减少误伤。如何在复杂的作战环境和恶劣条件下，保证各作战指挥中心、不同平台的武器装备间数据通信的可靠传输，成为各国作战平台设备中需要解决的问题。
敌我识别器通过“询问-应答”通信来判断战场上识别目标的敌我属性,在现代信息化战争中扮演着极其重要的角色。北约国家的Mark XIIA新型敌我识别器系列装备中采用了一种新型的串行接口CHSI（Crypto Host Serial Interface），并将该CHSI接口应用于询问作战平台与加密设备、应答作战平台与加密设备、测试平台与加密设备间的基带数据通信中。
CHSI串行接口的实时传输率为16Mbit/S，由内部基准时钟32MHz产生，主、从通信设备之间的数据报文的发送和接收分别通过两组独立的信号线进行独立传输，每组信号线两个，一个是时钟线Clock，另外一个是数据线Data；电气特性为TTL电平。CHSI串行数据帧结构特点为，按整个数据帧从左到右的顺序，首个字节表示数据包的路由，分为两组，高位4比特表示信宿，低位4比特表示信源；第二个字节表示数据包标识，分为两组，高位4比特表示消息类别，低位4比特表示消息编号；第三个字节表示消息内容长度，即从0至256个字节，消息长度是整数个字节；第四部分为消息内容字段，从0至256个字节，每个字节内部从左至右为Byte1（bit0…bit7）…Byte256（bit0…bit7）排列；最后两个字节为CRC字段，选用的CRC校验多项式为X16+ X12+ X5 +1,占16比特。
而在实际工程应用中，现有技术Mark XIIA相关技术标准中提出的CHSI通信方式，其时钟信号和数据信号均采用TTL电平信号，在西方体制敌我识别系统主机（询问机、应答机）与加密设备之间的数据传输过程中易受主机内信号或其他外部信号的干扰，导致如信号的幅度和相位突变等突发性传输错误的发生，使得传输不可靠，误码率较高，影响了实时处理的效率。特别是当设备应用在复杂的电磁环境中时，信号幅度和相位突变的不稳定传输现象更加明显，甚至有直接导致通信传输失败的现象，严重影响了敌我识别系统的性能。
发明内容
本发明所要解决的技术问题是：针对上述存在的问题，提供一种基于新型CHSI接口优化的FPGA数据处理方法及系统，首先根据CHSI接口输出和输入时序处理的特点，设计高精度差分本振时钟源；然后由现场可编程逻辑阵列FPGA内部时钟锁相环产生CHSI接口输出和输入时序处理的基本时钟；最后根据给出的CHSI接口传输电路及时序处理的优化方法，并结合时序特征、数据帧结构和状态转换控制，分别对CHSI接口输出和输入时序的数据进行处理，从而大大改善了现有技术中存在的误码率高，数据传输可靠性和实时处理效率低等问题，降低了误码率，提高了数据传输可靠性和实时处理效率。
本发采用的技术方案如下：
一种基于新型CHSI接口优化的FPGA数据处理方法，包括：
步骤1：根据CHSI输出和输入时序处理的特点，设计高精度差分本振时钟源，并输送至现场可编程逻辑阵列FPGA的全局时钟单元；
步骤2：根据输送至现场可编程逻辑阵列FPGA全局时钟单元的差分本振时钟源信号，调用FPGA内部时钟锁相环模块对差分本振时钟源进行倍频、整形处理，产生CHSI输出时序的主处理时钟和CHSI输入时序的主处理时钟；
步骤3：用产生的CHSI输出时序的主处理时钟，作为优化CHSI输出时序处理的内部基准时钟，输送至CHSI输出时序处理单元；
步骤4：用CHSI输出时序处理的主处理时钟，按照外部发送数据请求和数据输入，根据CHSI输出时序特征和数据帧结构，结合状态转换控制，分别生成发送的TTL时钟信号和TTL数据信号，并输送至TTL/差分转换电路；
步骤5：经TTL/差分转换电路和阻抗匹配电路处理，将发送的TTL时钟信号和TTL数据信号转变为发送的差分时钟信号和差分数据信号；
步骤6：发送CHSI的差分时钟信号和差分数据信号；
步骤7：用步骤2产生的CHSI输入时序的主处理时钟，作为优化CHSI输入时序处理的内部基准时钟，输送至CHSI输入时序处理单元；
步骤8：经差分/TTL转换电路和阻抗匹配电路处理，将外部以CHSI输入时序为特征并以差分信号接收的时钟信号和数据信号转换为接收的TTL时钟信号和TTL数据信号进行输送；
步骤9：用CHSI输入时序处理的主处理时钟，根据CHSI输入时序特征和数据帧结构，结合状态转换控制，对接收的TTL时钟信号和TTL数据信号进行判断和采样处理；
步骤10：发送CHSI输入的采样数据。
进一步的，所述步骤1中设计高精度差分本振时钟源为32MHz，其参数要求为：差分时钟频率32MHz±1%，时钟对称度50%±10%，T建立时间=10ns，T保持时间=10ns，T上升沿=[Min=1ns, Max=7ns], T下降沿=[Min=1ns, Max=7ns]；其硬件布线要求满足本领域中差分信号的布线规则和板级间的抗干扰布线要求。
进一步的，所述步骤2具体包括：
步骤21：利用FPGA内部时钟锁相环模块对接收的32Mhz差分本振时钟源进行整形和相位同步，产生CHSI输出时序的主处理时钟32MHz；
步骤22：同理利用FPGA内部时钟锁相环模块对接收的32Mhz差分本振时钟源进行2倍频，产生CHSI输入时序的主处理时钟64MHz。
进一步的，所述步骤4具体包括：
步骤41：用输出时序的主处理时钟32MHz，利用FPGA内部时钟锁相环技术调用同步FIFO模块，根据32MHz的输出时序的主处理时钟的触发，首先将待发送数据写入FIFO模块中，等待发送命令，处于发送等待状态；
步骤42：接收到发送命令后，启动CHSI输出时序，将数据提取到发送缓存，处于数据发送状态，在数据发送状态中根据CHSI输出时序特征和数据帧结构，生成发送的TTL时钟信号和TTL数据信号，并输送至TTL/差分转换电路；
步骤43：判断FIFO的待发送数据是否为空，如果为空，表示数据发送结束，进入发送停止状态；否则，再从FIFO模块提取数据至发送缓存，继续进行数据发送；
步骤44：数据发送结束后，将状态转移为发送等待状态。
进一步的，所述步骤5和步骤8中，所述时钟信号和数据信号的转换是同时进行的，所述阻抗匹配电路均进行了抗信号干扰和抗浪涌设计。
进一步的，所述步骤4和步骤9中，所述时序特征包括相应的时钟信号和数据信号间的时序关系，具体是指二者跃变状态基于状态转换控制的变化关系。
进一步的，所述步骤4和步骤9中，所述数据帧结构包括路由字段、识别号字段、长度字段、数据段和CRC字段；所述数据段的长度为整数个字节，所述字节和组成各字节的比特均是按照由低位向高位的顺序排列；所述CRC校验多项式为X16+X12+X5+1。
进一步的，所述步骤4中，所述状态转换控制包括从发送等待状态、发送起始状态、数据发送状态、发送停止状态，再回到发送等待状态；所述步骤9中，所述状态转换关系包括接收等待状态、接收起始状态、数据接收状态、接收停止状态，再回到接收等待状态。
进一步的，所述步骤9具体包括：
步骤91：用输入时序的主处理时钟64MHz，利用FPGA内部时钟锁相环技术调用异步FIFO模块，对接收的TTL时钟信号和TTL数据信号进行跨时钟域处理；
步骤92：用64MHz的输入时序的主处理时钟，根据CHSI输入时序特征和数据帧结构，对接收的TTL时钟信号和TTL数据信号进行状态的判断，即当TTL时钟信号和TTL数据信号都为高电平时，无数据输入，处于接收等待状态；当依次经过TTL时钟信号为低电平且TTL数据信号为高电平、TTL时钟信号和TTL数据信号都为高电平、TTL时钟信号为高电平且TTL数据信号为低电平、TTL时钟信号和TTL数据信号都为低电平的变化后，进入接收起始状态；
步骤93：用64MHz的输入时序的主处理时钟，根据CHSI输入时序特征和数据帧结构，对接收的TTL时钟信号和TTL数据信号进行采样；在接收的TTL时钟信号的上升沿和下降沿内，对TTL数据信号进行4倍采样，依次采样出各字节的各比特位；
步骤94：继续判断接收的TTL时钟信号和TTL数据信号的跃变状态，当依次经过TTL时钟信号和TTL数据信号都为低电平、TTL时钟信号为高电平且TTL数据信号都为低电平、TTL时钟信号和TTL数据信号都为高电平、TTL时钟信号为低电平且TTL数据信号为高电平的变化后，进入接收停止状态；
步骤95：重复对TTL时钟信号和TTL数据信号进行状态的判断，即重复步骤92、步骤93和步骤94，输出接收数据，数据接收结束后，将状态转移为接收等待状态。
本发明还公开了上述一种基于新型CHSI接口优化的FPGA数据处理方法的实现系统，包括：FPGA模块和差分转换电路模块；所述FPGA模块包括全局时钟单元、CHSI输出时序处理单元和CHSI输入时序处理单元；所述差分转换电路模块包括TTL/差分转换电路及其阻抗匹配电路和差分/TTL转换电路及其阻抗匹配电路；所述全局时钟单元用于产生CHSI输出时序和CHSI输入时序的主处理时钟，所述CHSI输出时序处理单元用于生成发送的TTL时钟信号和TTL数据信号，所述CHSI输入时序处理单元用于接收外部TTL时钟信号和TTL数据信号；所述差分转换电路模块用于进行输出的TTL信号转差分信号以及输入的差分信号转TTL信号。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
1.针对现有技术CHSI串行接口在实际使用中易受其它电磁信号干扰，导致信号的幅度和相位突变，出现传输不可靠，误码率高，实时处理效率低，甚至通信传输失败，严重影响敌我识别系统性能的问题，提出了CHSI接口可靠数据传输的整体优化方案，对差分电路和匹配阻抗电路的优化方法，大大提高了传输的可靠性和抗干扰能力，保证了传输效率，提高了实时处理的质量，提高了敌我识别系统在复杂电磁环境中的通信性能。
2.针对现有技术CHSI串行接口，在调试时可能因调试线缆超过50CM，导致信号变形及数据传输错误更加明显的问题，根据CHSI输出输入时序、数据帧结构及CRC校验规定，提出了CHSI输出时序和输入时序的数据处理方法，对所述现有技术的问题起到了极大的改善作用，同时本发明采用的状态转移与时序处理的方法也可借鉴到其它工程设计中。
3.针对现有技术CHSI串行接口，在实际工程设计中由于对可编程逻辑器件所需的时钟源精度要求较高，花费的设计成本较大的问题，提出了对时钟源的参数要求，以及差分时钟布线和利用现场可编程逻辑阵列FPGA内部时钟锁相环产生的衍生时钟源的方法，对所述现有技术的问题起到了极大的改善作用，同时本发明采用的方法也可借鉴到其它工程设计中。
4.根据本发明对CHSI串行接口的时序特征和数据帧结构所给出的技术方案，给出了可以根据实际工程的应用需要自行设计出类似的串行传输接口的技术启示。
附图说明
图1是本发明实施例1的流程框图；
图2是图1所示实施例1步骤104的流程图；
图3是图1所示实施例1步骤109的流程图；
图4是本发明实施例1的结构示意图；
图中：01是FPGA模块；02是差分转换电路模块；011是全局时钟单元；012 CHSI输出时序处理单元；013是CHSI输入时序处理单元；021是TTL/差分转换电路及其阻抗匹配电路；022是差分/TTL转换电路及其阻抗匹配电路。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
本发明的一个较优实施例1的流程框图如图1所示，其具体步骤为：
步骤101：根据CHSI输出和输入时序处理的特点，设计选用高精度差分本振时钟源32MHz，并将时钟源的差分时钟信号CLOCK_+、CLOCK_-输送至现场可编程逻辑阵列FPGA的全局时钟单元；
步骤102：根据输送至现场可编程逻辑阵列FPGA全局时钟单元的差分本振时钟源信号CLOCK_+、CLOCK_-，调用FPGA内部时钟锁相环模块IP core对差分本振时钟源进行倍频、整形处理，产生CHSI输出时序的主处理时钟32MHz和CHSI输入时序的主处理时钟64MHz；
步骤103：用产生的CHSI输出时序的主处理时钟32MHz，作为优化CHSI输出时序处理的内部基准时钟，输送至CHSI输出时序处理单元；
步骤104：用CHSI输出时序处理的主处理时钟32MHz，按照外部发送数据请求和数据输入，根据CHSI输出时序特征和数据帧结构，结合状态转换控制，分别生成发送的TTL时钟信号Clock_out和TTL数据信号Data_out，并输送至TTL/差分转换电路；
步骤105：经TTL/差分转换电路和阻抗匹配电路处理，将发送的TTL时钟信号Clock_out和TTL数据信号Data_out转变为发送的差分时钟信号Clock_out+、Clock_out-和差分数据信号Data_out+、Data_out-；
步骤106：发送CHSI的差分时钟信号Clock_out+、Clock_out-和差分数据信号Data_out+、Data_out-；
步骤107：用步骤2产生的CHSI输入时序的主处理时钟64MHz，作为优化CHSI输入时序处理的内部基准时钟，输送至CHSI输入时序处理单元；
步骤108：经差分/TTL转换电路和阻抗匹配电路处理，将外部以CHSI输入时序为特征并以差分信号接收的时钟信号Clock_in+、Clock_in-和数据信号Data_in+、Data_in-转换为接收的TTL时钟信号Clock_in和TTL数据信号Data_in进行输送；
步骤109：用CHSI输入时序处理的主处理时钟64MHz，根据CHSI输入时序特征和数据帧结构，结合状态转换控制，对接收的TTL时钟信号Clock_in和TTL数据信号Data_in进行判断和采样处理；
步骤110：发送CHSI输入的采样数据。
其中，所述步骤1中设计选用的高精度差分本振时钟源的参数要求为：差分时钟频率32MHz±1%，时钟对称度50%±10%，T建立时间=10ns，T保持时间=10ns，T上升沿=[Min=1ns, Max=7ns],T下降沿=[Min=1ns, Max=7ns]，其硬件布线要求应满足本领域中现有技术对差分信号的布线规则和板级间的抗干扰布线要求，在此不再赘述其具体内容；所述步骤2的具体方法为：FPGA选用Cyclone IV GX，然后进入FPGA的全局时钟单元，在Quartus10.1中的MegaWizardPlug-In Manager中调用ALTPLL锁相环IP Core，命名为Clock_32MHz，然后在设置参数时，输入时钟端inclk0为32MHz，输出端C0为32MHz，输出端C1为64MHz即2倍频，采用系统同步方式进行相位补偿，反馈端口为C0，相移参数为0，另外，设置arest端口为IP Core的异步复位端，locked端口为输出时序为逻辑“高电平”的标志信号，最后将C0作为CHSI输出时序的主处理时钟，C1作为CHSI输入时序的主处理时钟用于采样。
在所述较优实施例中，通过对时钟源参数的要求、差分本振时钟源布线的要求以及对利用现场可编程逻辑阵列FPGA内部时钟锁相环产生衍生时钟源的方法的具体设计优化，改善了实际工程设计中由于对可编程逻辑器件所需的时钟源精度要求较高，花费的设计成本较大的问题。
图1所示实施例1步骤104的流程图如图2所示，具体展现了CHSI接口输出时序的产生及状态控制处理的流程，包括以下步骤：
步骤1041：用输出时序的主处理时钟32MHz，利用FPGA内部时钟锁相环技术调用同步FIFO模块，根据输出时序的主处理时钟32MHz的触发，首先将待发送数据写入FIFO模块中，等待发送命令，处于发送等待状态；
步骤1042：接收到发送命令后，启动CHSI输出时序，将数据提取到发送缓存，处于数据发送状态，在数据发送状态中根据CHSI输出时序特征和数据帧结构，生成发送的TTL时钟信号Clock_out和TTL数据信号Data_out，并输送至TTL/差分转换电路；
步骤1043：判断FIFO的待发送数据是否为空，如果为空，表示数据发送结束，进入发送停止状态；否则，再从FIFO模块提取数据至发送缓存，继续进行数据发送；
步骤1044：数据发送结束后，将状态转移为发送等待状态。
具体的，在所述较优实施例中，将FPGA内部时钟锁相环产生的主处理时钟32MHz作为CHSI输出时序处理和状态机触发的基准，根据CHSI输出时序特征，用状态机1完成对CHSI发送的时钟和数据信号的状态转换，用状态机2实现CHSI接口中基准时钟32MHz与发送的TTL时钟信号Clock_out和发送的TTL数据信号Data_out之间的逻辑控制，产生控制条件触发步骤41中状态机1实现嵌套式逻辑与时序控制，并将生成的TTL时钟信号Clock_out和TTL数据信号Data_out输送至TTL/差分转换电路。
图1所示实施例1步骤109的流程图如图3所示，具体展现了CHSI接口输入时序的采样及状态判断处理的流程，包括以下步骤：
步骤1091：用输入时序的主处理时钟64MHz，利用FPGA内部时钟锁相环技术调用异步FIFO模块，根据输入时序的主处理时钟64MHz的触发，对接收的TTL时钟信号Clock_in和TTL数据信号Data_in进行跨时钟域处理；
步骤1092：用64MHz的输入时序的主处理时钟，根据CHSI输入时序特征和数据帧结构，对接收的TTL时钟信号Clock_in和TTL数据信号Data_in进行状态的判断，即当TTL时钟信号Clock_in和TTL数据信号Data_in都为高电平“1”时，无数据输入，处于接收等待状态；当依次经过TTL时钟信号Clock_in为低电平“0”且TTL数据信号Data_in为高电平“1”、TTL时钟信号Clock_in和TTL数据信号Data_in都为高电平“1”、TTL时钟信号Clock_in为高电平“1”且TTL数据信号Data_in为低电平“0”、TTL时钟信号Clock_in和TTL数据信号Data_in都为低电平“0”的变化后，进入接收起始状态；
步骤1093：用64MHz的输入时序的主处理时钟，根据CHSI输入时序特征和数据帧结构，对接收的TTL时钟信号Clock_in和TTL数据信号Data_in进行采样；在接收的TTL时钟信号Clock_in的上升沿和下降沿内，对TTL数据信号Data_in进行4倍采样，依次采样出各字节的各比特位；
步骤1094：继续判断接收的TTL时钟信号Clock_in和TTL数据信号Data_in的跃变状态，当依次经过TTL时钟信号Clock_in和TTL数据信号Data_in都为低电平“0”、TTL时钟信号Clock_in为高电平“1”且TTL数据信号Data_in为低电平“0”、TTL时钟信号Clock_in和TTL数据信号Data_in都为高电平“1”、TTL时钟信号Clock_in为低电平“0”且TTL数据信号Data_in为高电平“1”的变化后，进入接收停止状态；
步骤1095：重复对TTL时钟信号Clock_in和TTL数据信号Data_in进行状态的判断，即重复步骤1092、步骤1093和步骤1094，输出接收数据，数据接收结束后，将状态转移为接收等待状态。
具体的，在所述较优实施例中，将FPGA内部时钟锁相环产生的主处理时钟64MHz作为CHSI输入时序处理和状态机触发的基准，根据CHSI输入时序特征，用状态机1完成对CHSI接收的时钟和数据信号的状态转换，用状态机2实现CHSI接口中接收的TTL时钟信号Clock_in和接收的TTL数据信号Data_in之间的逻辑控制，产生控制条件触发步骤91中状态机1实现嵌套式逻辑与时序控制，并生成采样数据。
在如图2和图3所示实施例1步骤104和步骤109的流程图中：
所述时序特征包括相应的时钟信号和数据信号间的时序关系，具体是指二者跃变状态基于状态转换控制的变化关系；
所述数据帧结构即是CHSI发送的TTL数据信号Data_out和CHSI接收的TTL数据信号Data_in 的帧结构特点，包括路由字段8比特、识别号字段8比特、长度字段8比特、数据段N×8比特和CRC字段16比特，数据段的长度为整数个字节，N为发送的数据段的字节数，字节和组成各字节的比特均是按照由低位向高位的顺序排列，即是各字节按照Byte1到Byte256的顺序排列，每个字节内部的比特按照Bit0到Bit7的顺序排列，CRC校验多项式为X16+X12+X5+1；
所述步骤104中，状态转换控制包括从发送等待状态、发送起始状态、数据发送状态、发送停止状态，再回到发送等待状态；所述步骤109中，状态转换关系包括接收等待状态、接收起始状态、数据接收状态、接收停止状态，再回到接收等待状态。
在所述较优实施例中，FIFO模块的特点在于，如果没有数据存储在FIFO模块中时，会输出空标志，如果数据存储满时会输出满标志，一旦存储的数据被读出，数据就不再存在，不会存在接收数据丢失的情况，当FIFO模块满时，不会再发送数据给FIFO，当FIFO模块不满时，又可以继续发送数据给FIFO模块。通过对CHSI输出输入时序、数据帧结构及CRC校验的优化设计，提出了CHSI输出时序和输入时序具体的数据处理方法，提高了数据传输的可靠性，很好的改善了信号变形及数据传输错误等问题，提高了实时处理的质量。
在图1所示实施例1步骤105和步骤108中，所述时钟信号和数据信号的转换是同时进行的，所述阻抗匹配电路均进行了抗信号干扰和抗浪涌设计。
作为优选的，在所述步骤105的差分电路设计中，考虑到发送的时钟信号与数据信号之间的时序关系，选用芯片AM26LS31DCB实现TTL信号与差分422信号的转换，将发送的TTL时钟信号Clock_out和TTL数据信号Data_out同时转换为发送的差分422时钟信号Clock_out+、Clock_out-和差分422数据信号Data_out+、Data_out-，避免了独立选用转换芯片带来的延时误差；同时，其阻抗匹配电路的设计为：选用2个型号为NUP2105L的双向复合稳压管，先各自在其pin1和pin2端口串接型号为FSMD020的自恢复保险丝，再与芯片AM26LS31DCB相连，其pin3端口接GND地，其保护电路选用0.1 uf的电容，从而降低了输出信号的干扰，提高了CHSI输出信号抗干扰能力和传输质量，进一步提高了数据传输的可靠性。
作为优选的，在所述步骤108的差分电路设计中，考虑到接收的时钟信号与数据信号之间的时序关系，选用芯片AM26LS32DCB实现差分422信号与TTL信号的转换，将接收的差分422时钟信号Clock_in+、Clock_in-和差分422数据信号Data_in+、Data_in-转换为接收的TTL时钟信号Clock_in和TTL数据信号Data_in，避免了独立选用转换芯片带来的延时误差；同时，其阻抗匹配电路的设计为：选用2个型号为NUP2105L的双向复合稳压管，先各自在其pin1和pin2端口串接型号为FSMD020的自恢复保险丝，再与芯片AM26LS31DCB相连，其pin3端口接GND地，其保护电路选用0.1 uf的电容，从而实现了对+5V供电输入时可能出现浪涌电流现象的保护，降低了输入信号的干扰，提高了CHSI输入信号抗干扰能力和传输质量，进一步提高了数据传输的可靠性。应理解，以上所述仅为本发明的其中一种较优实施例的元器件选型，在实际工程设计中，还可根据实际工程的数据传输速率或抗干扰性能需求，选用TTL与差分422的其它芯片型号或选用TTL与差分485的转换电路替代本发明所提出的差分转换电路，其中RS485转换芯片可选用SP3491EN、LTC2850IMS8#PBF、MAX3483/3485/3486/3488/3490/3491系列等。同时，由于RS485传输采用平衡发送、差分接收的方式，因此具有抑制共模干扰能力强、通讯距离长（1200m以上）、传输速率高（10Mbps）、信噪比高、控制方便、成本低、可供选择使用的收发器品种多且能在一个单独的总线上实现多节点等优点，也可替代本发明的差分转换电路。
本发明实施例1的结构示意图如图4所示，该结构可用于实现本发明上述图1所示实施例1的方法流程，包括：FPGA模块01和差分转换电路模块02；所述FPGA模块01包括全局时钟单元011、CHSI输出时序处理单元012和CHSI输入时序处理单元013；所述差分转换电路模块02包括TTL/差分转换电路及其阻抗匹配电路021和差分/TTL转换电路及其阻抗匹配电路022；所述全局时钟单元011用于产生CHSI输出时序的主处理时钟32MHz和CHSI输入时序的主处理时钟64MHz，所述CHSI输出时序处理单元012用于生成发送的TTL时钟信号Clock_out和TTL数据信号Data_out，所述CHSI输入时序处理单元013用于接收外部的TTL时钟信号Clock_in和TTL数据信号Data_in；所述差分转换电路模块02用于进行输出的TTL信号转差分信号以及输入的差分信号转TTL信号。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于包括：
步骤1：根据CHSI输出和输入时序处理的特点，设计高精度差分本振时钟源，并输送至现场可编程逻辑阵列FPGA的全局时钟单元；
步骤2：根据输送至现场可编程逻辑阵列FPGA全局时钟单元的差分本振时钟源信号，调用FPGA内部时钟锁相环模块对差分本振时钟源进行倍频、整形处理，产生CHSI输出时序的主处理时钟和CHSI输入时序的主处理时钟；
步骤3：用产生的CHSI输出时序的主处理时钟，作为优化CHSI输出时序处理的内部基准时钟，输送至CHSI输出时序处理单元；
步骤4：用CHSI输出时序处理的主处理时钟，按照外部发送数据请求和数据输入，根据CHSI输出时序特征和数据帧结构，结合状态转换控制，分别生成发送的TTL时钟信号和TTL数据信号，并输送至TTL/差分转换电路；
步骤5：经TTL/差分转换电路和阻抗匹配电路处理，将发送的TTL时钟信号和TTL数据信号转变为发送的差分时钟信号和差分数据信号；
步骤6：发送CHSI的差分时钟信号和差分数据信号；
步骤7：用步骤2产生的CHSI输入时序的主处理时钟，作为优化CHSI输入时序处理的内部基准时钟，输送至CHSI输入时序处理单元；
步骤8：经差分/TTL转换电路和阻抗匹配电路处理，将外部以CHSI输入时序为特征并以差分信号接收的时钟信号和数据信号转换为接收的TTL时钟信号和TTL数据信号进行输送；
步骤9：用CHSI输入时序处理的主处理时钟，根据CHSI输入时序特征和数据帧结构，结合状态转换控制，对接收的TTL时钟信号和TTL数据信号进行判断和采样处理；
步骤10：发送CHSI输入的采样数据。
2.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤1中设计高精度差分本振时钟源为32MHz，其参数要求为：差分时钟频率32MHz±1%，时钟对称度50%±10%，T建立时间=10ns，T保持时间=10ns，T上升沿=[Min=1ns, Max=7ns], T下降沿=[Min=1ns, Max=7ns]；其硬件布线要求满足本领域中差分信号的布线规则和板级间的抗干扰布线要求。
3.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤2具体包括：
步骤21：利用FPGA内部时钟锁相环模块对接收的32Mhz差分本振时钟源进行整形和相位同步，产生CHSI输出时序的主处理时钟32MHz；
步骤22：同理利用FPGA内部时钟锁相环模块对接收的32Mhz差分本振时钟源进行2倍频，产生CHSI输入时序的主处理时钟64MHz。
4.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤4具体包括：
步骤41：用输出时序的主处理时钟32MHz，利用FPGA内部时钟锁相环技术调用同步FIFO模块，根据32MHz的输出时序的主处理时钟的触发，首先将待发送数据写入FIFO模块中，等待发送命令，处于发送等待状态；
步骤42：接收到发送命令后，启动CHSI输出时序，将数据提取到发送缓存，处于数据发送状态，在数据发送状态中根据CHSI输出时序特征和数据帧结构，生成发送的TTL时钟信号和TTL数据信号，并输送至TTL/差分转换电路；
步骤43：判断FIFO的待发送数据是否为空，如果为空，表示数据发送结束，进入发送停止状态；否则，再从FIFO模块提取数据至发送缓存，继续进行数据发送；
步骤44：数据发送结束后，将状态转移为发送等待状态。
5.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤5和步骤8中，所述时钟信号和数据信号的转换是同时进行的，所述阻抗匹配电路均进行了抗信号干扰和抗浪涌设计。
6.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤4和步骤9中，所述时序特征包括相应的时钟信号和数据信号间的时序关系，具体是指二者跃变状态基于状态转换控制的变化关系。
7.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤4和步骤9中，所述数据帧结构包括路由字段、识别号字段、长度字段、数据段和CRC字段；所述数据段的长度为整数个字节，所述字节和组成各字节的比特均是按照由低位向高位的顺序排列；所述CRC校验多项式为X16+X12+X5+1。
8.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤4中，所述状态转换控制包括从发送等待状态、发送起始状态、数据发送状态、发送停止状态，再回到发送等待状态；所述步骤9中，所述状态转换关系包括接收等待状态、接收起始状态、数据接收状态、接收停止状态，再回到接收等待状态。
9.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤9具体包括：
步骤91：用输入时序的主处理时钟32MHz，利用FPGA内部时钟锁相环技术调用异步FIFO模块，对接收的TTL时钟信号和TTL数据信号进行跨时钟域处理；
步骤92：用64MHz的输入时序的主处理时钟，根据CHSI输入时序特征和数据帧结构，对接收的TTL时钟信号和TTL数据信号进行状态的判断，即当TTL时钟信号和TTL数据信号都为高电平时，无数据输入，处于接收等待状态；当依次经过TTL时钟信号为低电平且TTL数据信号为高电平、TTL时钟信号和TTL数据信号都为高电平、TTL时钟信号为高电平且TTL数据信号为低电平、TTL时钟信号和TTL数据信号都为低电平的变化后，进入接收起始状态；
步骤93：用64MHz的输入时序的主处理时钟，根据CHSI输入时序特征和数据帧结构，对接收的TTL时钟信号和TTL数据信号进行采样；在接收的TTL时钟信号的上升沿和下降沿内，对TTL数据信号进行4倍采样，依次采样出各字节的各比特位；
步骤94：继续判断接收的TTL时钟信号和TTL数据信号的跃变状态，当依次经过TTL时钟信号和TTL数据信号都为低电平、TTL时钟信号为高电平且TTL数据信号都为低电平、TTL时钟信号和TTL数据信号都为高电平、TTL时钟信号为低电平且TTL数据信号为高电平的变化后，进入接收停止状态；
步骤95：重复对TTL时钟信号和TTL数据信号进行状态的判断，即重复步骤92、步骤93和步骤94，输出接收数据，数据接收结束后，将状态转移为接收等待状态。
10.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法的实现系统，其特征在于包括：FPGA模块和差分转换电路模块；所述FPGA模块包括全局时钟单元、CHSI输出时序处理单元和CHSI输入时序处理单元；所述差分转换电路模块包括TTL/差分转换电路及其阻抗匹配电路和差分/TTL转换电路及其阻抗匹配电路；所述全局时钟单元用于产生CHSI输出时序和CHSI输入时序的主处理时钟，所述CHSI输出时序处理单元用于生成发送的TTL时钟信号和TTL数据信号，所述CHSI输入时序处理单元用于接收外部TTL时钟信号和TTL数据信号；所述差分转换电路模块用于进行输出的TTL信号转差分信号以及输入的差分信号转TTL信号。
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