CN108111459B - 一种基于FPGA的高速16apsk信号的载波同步方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的高速16apsk信号的载波同步方法。该载波同步方法是在对中频输入信号进行采样、数字下变频及定时位同步的基础上进行的，其通过鉴相、环路滤波、频偏补偿等步骤完成。本发明已成功应用在码速率为800Mbps的16apsk调制解调器中。

Description

一种基于FPGA的高速16apsk信号的载波同步方法
技术领域
本发明涉及无线电测控和通信领域中一种基于FPGA的高速16apsk信号的载波同步方法，该方法对16apsk调制方式在卫星通信、航空测控等领域的应用具有重要意义。
背景技术
随着信息技术、通信技术的快速发展及航空、航天技术的进步，人们对信息量的需求也越来越大，各个领域对信息量及信息的传输速率提出了越来越高的要求，因此，在带宽资源受限的今天，如APSK等高阶调制方式发挥的作用越来越明显，DVB-S2系统已经采用16/32-APSK信号作为它的一种重要调制方式。16apsk信号的星座图呈圆型，其受载波频偏所带来的星座相位旋转的影响比较严重，系统可靠性得不到保证。所以必须寻找一种针对16apsk调制方式的快速、高精度、复杂度低、可工程实现的载波同步方法，以保证在整个通信过程中频率偏差在可容忍的范围内。
发明内容
本发明要解决的技术问题在于解决上述背景技术中采用16apsk调制解调体制，接收端载波同步问题，提出一种基于FPGA的高速16apsk信号的载波同步方法。本发明具有精度高、复杂度低、易于工程实现等特点。
本发明所要解决的技术问题由以下技术方案实现：
一种基于FPGA的高速16apsk信号的载波同步方法，包括以下步骤：
(1)对接收到的中频16apsk信号进行A/D采样，并对采样后的信号进行数字下变频及数字匹配滤波，得到I、Q两路数字基带信号；
(2)对步骤(1)的I、Q两路数字基带信号进行定时位同步，输出位同步I、Q信号；
(3)对步骤(2)的位同步I、Q信号进行载波同步，输出载波同步I、Q信号；
(4)对步骤(3)的载波同步I、Q信号进行帧同步、相位模糊校正、均衡、解调及译码信号处理得到比特信息。
其中，，步骤(3)包括以下步骤：
(301)频偏补偿：将位同步I、Q信号分别与初始的正交sin信号和正交cos信号做正交混频，完成载波同步，载波同步后的I、Q信号位宽保留12位；
(302)鉴相：基于V&V算法
Figure GDA0002483640050000021
式中M取12，求出所有不同输入信号的鉴相值，将所有的鉴相值利用MATLAB生成深度为216的*.coe文件，并在FPGAISE软件中建立rom IP核，将*.coe文件存入rom IP核；将载波同步输出的I、Q基带信号作为rom IP核的地址输入，输出位宽12位的鉴相值；
(303)对鉴相值进行统计平均，每16个时钟上升沿输出一次平均值；
(304)对步骤(303)输出的平均值进行2阶数字环路滤波，输出32位的频率控制字；其中，滤波器系数C1＝57，C2＝15，环路带宽为10kHz，系统时钟为200MHz，更新速率为12.5MHz，鉴相增益为512；
(305)NCO：根据步骤(304)的频率控制字，通过查表方式，构建NCO，输出位宽为10的正交sin信号和正交cos信号，将位宽为10的正交sin信号和正交cos信号作为初始的正交sin信号和正交cos信号，返回步骤(301)。
本发明与背景技术相比具有如下优点：
1.本发明复杂度低、适于现有硬件水平实现；
2.本发明稳定、性能高、收敛快；
附图说明
图1是本发明原理方框图。
图1中输入信号为中频模拟信号，1为A/D转换模块，2为正交数字下变频模块，3为位同步模块，4为载波同步模块，5为帧同步/相位模糊校正/均衡/解调/译码模块。
图2是本发明载波同步原理框图。
图2中401为频偏补偿模块，402为鉴相模块，403为鉴相误差更新模块，404为2阶数字环路滤波模块，405为NCO模块。
具体实施方式
下面，结合图1和图2具体实施例对本发明作进一步说明。
一种基于FPGA的高速16apsk信号的载波同步方法，包括以下步骤：
(1)A/D转换模块对接收到的中频16apsk信号进行A/D采样，正交数字下变频模块对采样后的信号进行数字下变频及数字匹配滤波，得到I、Q两路数字基带信号；
(2)位同步模块对A/D转换模块输出的I、Q两路数字基带信号进行定时位同步，输出位同步I、Q信号；
(3)载波同步模块对位同步模块输出的位同步I、Q信号进行载波同步，输出载波同步I、Q信号；
(4)帧同步/相位模糊校正/均衡/解调/译码模块对载波同步模块输出的载波同步I、Q信号进行帧同步、相位模糊校正、均衡、解调及译码信号处理得到比特信息；
载波同步模块具体步骤如下：
(301)频偏补偿：频偏补偿模块将输入的位同步I、Q信号与初始的正交sin、cos信号做正交混频，完成载波同步，载波同步后的I、Q信号位宽保留12位；
(302)鉴相：鉴相模块基于V&V算法，V&V算法公式如下，
Figure GDA0002483640050000031
式中M取12，求出所有不同输入信号的鉴相值，将所有的鉴相值利用MATLAB生成深度为216的*.coe文件，并在FPGA ISE软件中建立rom IP核，将*.coe文件存入rom IP核；将载波同步输出的I、Q基带信号作为rom IP核的地址输入，输出位宽12位的鉴相值；
(303)鉴相误差更新模块对鉴相值进行统计平均，每16个时钟上升沿输出一次平均值；
(304)2阶数字环路滤波模块对步骤鉴相误差更新模块输出的平均值进行2阶数字环路滤波，滤波器系数C1＝57，C2＝15，其中环路带宽10kHz，系统时钟200MHz，更新速率12.5MHz，鉴相增益512，输出32位频率控制字；
(305)NCO：NCO模块依据2阶数字环路滤波模块输出的频率控制字，通过查表方式，构建NCO，输出位宽为10的正交sin、cos信号至频偏补偿模块，频偏补偿模块将位宽为10的正交sin、cos信号作为初始的正交sin、cos信号，返回步骤(301)。
基于上述步骤，完成本发明的技术方案，但本发明的实现方式不限于本发明的步骤顺序。

Claims (1)

1.一种基于FPGA的高速16apsk信号的载波同步方法，其特征在于包括以下步骤：
(1)对接收到的中频16apsk信号进行A/D采样，并对采样后的信号进行数字下变频及数字匹配滤波，得到I、Q两路数字基带信号；
(2)对步骤(1)的I、Q两路数字基带信号进行定时位同步，输出位同步I、Q信号；
(3)对步骤(2)的位同步I、Q信号进行载波同步，输出载波同步I、Q信号；
(4)对步骤(3)的载波同步I、Q信号进行帧同步、相位模糊校正、均衡、解调及译码信号处理得到比特信息；
其中，所述步骤(3)包括以下步骤：
(301)频偏补偿：将位同步I、Q信号分别与初始的正交sin信号和正交cos信号做正交混频，完成载波同步，载波同步后的I、Q信号位宽保留12位；
(302)鉴相：基于V&V算法
Figure FDA0002483640040000011
式中M取12，求出所有不同输入信号的鉴相值，将所有的鉴相值利用MATLAB生成深度为216的*.coe文件，并在FPGAISE软件中建立rom IP核，将*.coe文件存入rom IP核；将载波同步输出的I、Q基带信号作为romIP核的地址输入，输出位宽12位的鉴相值；
(303)对鉴相值进行统计平均，每16个时钟上升沿输出一次平均值；
(304)对步骤(303)输出的平均值进行2阶数字环路滤波，输出32位的频率控制字；其中，滤波器系数C1＝57，C2＝15，环路带宽为10kHz，系统时钟为200MHz，更新速率为12.5MHz，鉴相增益为512；
(305)NCO：根据步骤(304)的频率控制字，通过查表方式，构建NCO，输出位宽为10的正交sin信号和正交cos信号，将位宽为10的正交sin信号和正交cos信号作为初始的正交sin信号和正交cos信号，返回步骤(301)。
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