CN108074807B - 含氮材料选择性蚀刻方法 - Google Patents

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Abstract

一种含氮材料选择性蚀刻方法，供选择性自由基组成部分蚀刻暴露出的含氮材料。此方法包括将一基板设置于一蚀刻处理区域，在一等离子体区域产生一等离子体，将等离子体的含有自由基的组成部分流至蚀刻处理区域并实质上将等离子体的带电荷离子排除在蚀刻处理区域之外，使一未激发气体流入蚀刻处理区域，且以等离子体的含有自由基的组成部分及未激发气体的反应生成物蚀刻暴露出的含氮材料。

Description

含氮材料选择性蚀刻方法
技术领域
本发明实施例有关于半导体制程，尤其是与含氮材料选择性蚀刻制程相关。
背景技术
半导体制程通常与蚀刻晶片或基板相关。在一基板表面可包括一暴露出的氮化层及一暴露出的氧化层分散于晶片的不同区域中。一含氮膜层可贴合于一半导体元件特征的一底部表面及侧壁，如一凹槽。一氧化膜层可设置于部分含氮膜层上。一元件特征可具有高深宽比(aspect ratio)(即，与元件特征深度相较，水平开孔是相对为小的)或低深宽比(即，与元件特征深度相较，水平开孔是相对为大的)。当多于一膜层显露在基板表面上时，非选择性地蚀刻其中一种膜层可能会造成其他种膜层亦被蚀刻；然而，蚀刻某一特定膜层可能是或不是所欲达成的结果。控制一材料的相对蚀刻速率，与其他材料相较，容许在某些情形下选择性蚀刻一种膜层，而在其他情形下蚀刻所有暴露出的膜层表面。
制造一半导体元件通常涉及数百个制程步骤，其中有许多都是蚀刻制程。在某些设定中，是希望以非常慢或非常快的蚀刻速率进行。然而，非常慢的蚀刻速率可能与商业考量相抵触，因其生产效率会大幅下滑。因此，半导体制程应用蚀刻选择性及设定的绝对蚀刻速率来使生产效率极大化，并同时尽量压制不需要的蚀刻发生。
发明内容
依据本发明实施例内容，提供一种含氮材料选择性蚀刻方法，包括：在一第一区域中接收接收以一第一前驱物产生的一等离子体；将一含有自由基的组成部分与该等离子体分离；使含有自由基的组成部分从该第一区域流至一第二区域；在该第二区域接收一第二前驱物；及以该含有自由基的组成部分及该第二前驱物的一结合物蚀刻一含氮材料。
附图说明
本发明实施例的各实施方式可通过一并参照下列实施方式段落内容及各图示理解。请注意图示是供说明本说明书所载的代表性实施例，因此并非用以限制本说明书公开范围，其可能适用于其他实施例。其次，虽然图示可描绘实施例其中一或多个组成部分代表不同元件或位置，相同者可整并为单一元件或位置。又，单一组成部分可包括众组成部分的一结合物。为了便于说明或符合业界实务，图中显示的特征可能并非以精确比例绘示，或其尺寸可能并非精准。本发明实施例所附图示说明如下：
图1示例性描述依据一实施例的一方法蚀刻一含氮材料的方法流程图。
图2示例性描述依据另一实施例的一方法蚀刻一含氮材料的方法流程图。
图3示例性描述依据又一实施例的一方法蚀刻一含氮材料的方法流程图。
图4示例性描绘依据一实施例将一第一前驱物引入一等离子体区域的一状态示意图。
图5示例性描绘依据一实施例于一等离子体区域形成一等离子体的一状态示意图。
图6示例性描绘依据一实施例将一等离子体的一含有自由基的组成部分分离并将含有自由基的组成部分引入一基板处理区域的一状态示意图。
图7示例性描绘依据一实施例将一第二前驱物引入一基板处理区域的一状态示意图。
图8示例性描绘依据一实施例在一基板表面以等离子体的含有自由基的组成部分及第二前驱物的反应生成物蚀刻暴露出的含氮材料的一状态示意图。
图9示例性描绘依据一实施例从一基板处理区域除去气相残余的一状态示意图。
图10示例性描绘依据一实施例的蚀刻含氮材料方法应用于一鳍式场效晶体管(Fin Field-Effect Transistor，简称FinFET)的一状态示意图。
图11示例性描绘依据另一实施例的蚀刻含氮材料方法应用于一FinFET的一状态示意图。
图12示例性描绘依据又一实施例的蚀刻含氮材料方法应用于一FinFET的一状态示意图。
图13示例性描绘依据一实施例的一FinFET的一结构立体图。
图14-18、图19A-19C、图20A-20C、图21A-21C、图22A-22C、图23A-23C、图24A-24C、图25A-25C及图26A-26C示例性描绘依据一实施例在制造FinFET的各个阶段的一结构剖面图。
图27示例性描绘依据一实施例制造的一FinFET的一鳍状结构的一结构剖面图。
图28示例性描绘依据一实施例制造的一FinFET的一栅极表面形貌结构的一结构剖面图。
【符号说明】
30 鳍式场效晶体管
32、50、2710 基板 34、54 隔离区域
36、52、56 鳍状结构 38 栅极介电层
40 栅极电极 42、44 源/漏极区域
50B 第一区域 50C 第二区域
58 虚设介电层 60 虚设栅极虚设栅极层
62 掩模层 70、76 虚设栅极
72、78 掩模 80 栅极密封边壁
82、84 外延源/漏极区域 86 栅极边壁
88、100 内层介电层 90 凹槽
92、96 栅极介电层 94、98 栅极电极
100、200、300 方法
110、120、130、140、150、160、210、220、230、240、250、260、
270、305、310、330、340、350、360 步骤
102、105、108 接触点
400 系统
410、810 晶片 415 晶片处理区域
420 选择性调变装置 425 等离子体区域
450 第一前驱物气体
500 等离子体
550p 正离子 550n 负离子
550R 含有自由基的组成部分
660 路径 770 第二前驱物气体
810 经蚀刻的晶片 880 含氮材料部分
990 气相残余 1000、1100、1200 制程
2720 鳍状结构部分 2730 鳍状结构部分
2740 线宽 2750 角度
2800 鳍式场效晶体管元件 2820 高介电常数介电层
2830 接触点蚀刻终止层 2840 侧壁边壁
2850 层间介电层 2860 掺杂区域
具体实施方式
以下公开依据本发明的各种实施例或范例，以供实施本发明各标的的各技术特征。为简明扼要阐述本发明实施例，以下将以明确特定范例描述各元件及其配置。惟，此些说明理应为单纯示范，并非用以限制本发明。举例来说，以下描述在一第二技术特征上形成一第一技术特征，可理解其包括此等第一、第二技术特征为直接接触的实施例及此等第一、第二技术特征之间尚有其他技术特征形成，以致第一、第二技术特征并非直接接触的实施例。除此之外，为使本说明书内容简单明了，在此亦可于不同范例中重复使用图示元件符号及/或字元，然并非用以限定此些实施例及/或配置。
在此示例性公开的实施例与使用一选择性自由基蚀刻制程从基板上蚀刻含氮材料有关。在一面向中，氮选择性自由基蚀刻可为等向性蚀刻。含氮材料选择性蚀刻方法可特别应用于鳍式场效晶体管(Fin Field-Effect Transistor，简称FinFET)的半导体元件，然而亦可应用于其他元件或方式中，如从其他装置的制造过程中移除含氮材料(如，平板显示器，或其类似装置)。
图1示例性描述选择性蚀刻一暴露出的含氮材料(如，氮化硅)的一方法100。举例来说，方法100是应用在经图案化的元件结构上。方法100最先进行步骤110，在一第一区域以一或多种第一前驱物产生一等离子体。在步骤120，将一或多个含有自由基的组成部分从等离子体中分离出来。在步骤130，前述一或多个含有自由基的组成部分被从第一区域(如，一等离子体区域)引入至一第二区域(如，一基板处理区域)。在步骤140，将一或多个第二前驱物引入至第二区域，包括一含氮材料的基板或工作台被放置在第二区域。在步骤150，以分离于等离子体的一或多个含有自由基的组成部分及一或多个第二前驱物的一结合物蚀刻含氮材料。在步骤160，前述基板或工作台可选择性地进行一或多个其他的处理步骤。
图2示例性描述选择性蚀刻一含氮材料(如，SiN)的方法200。方法200以步骤210起始，其中在一等离子体离子化区域以一第一前驱物气体形成一等离子体。第一前驱物气体可包括一或多个第一气相组成部分。在步骤220，等离子体的含有自由基的组成部分自等离子体的离子组成部分中被分离出来。在步骤230，等离子体的含有自由基的组成部分从等离子体离子化区域流动至一处理区域。在步骤240，将一第二前驱物气体引入处理区域。第二前驱物气体可包括一或多个第二气相组成部分。一或多个第二气相组成部分可与第一气相组成部分相同或不同。一具有一含氮材料的基板或工作台被放置在处理区域。在步骤250，以分离自等离子体的自由基及第二前驱物气体的一反应生成物的一结合物蚀刻含氮材料。在一实施例中，步骤250可以一自由基-组成部分蚀刻制程代称。在另一实施例中，步骤270(包括步骤230、240及250的任意序列)可以用一自由基-组成部分蚀刻制程代称。意指，在一些实施例中，步骤270的蚀刻可以引入第二前驱物气体的环境下进行，其可以是在引入自等离子体分离出来的含有自由基的组成部分之前或实质上同时进行。在步骤260，基板或工作台可选择性地送交以进行一或多个其他的处理步骤，直到将元件继续制作完成。
图3示例性描述选择性蚀刻一暴露出的含氮材料(如，氮化硅)的方法300。方法300以步骤305起始，其中一基板(或工作台)被放置在一蚀刻处理区域。在步骤310，以一前驱物气体在一等离子体区域产生一等离子体。此前驱物气体可包括一或多个第一气相组成部分。在步骤330，一等离子体的含有自由基的组成部分被分离出来并从等离子体区域流动至蚀刻处理区域。在示例性实施例中，等离子体全部或一实质部分的离子组成部分是被保留在等离子体区域且并未引入蚀刻处理区域。在步骤340，一未激发气体被引入蚀刻处理区域中的等离子体的含有自由基的组成部分(且与其化学性结合)。此未激发气体可包括一或多个气相组成部分。虽然方法300是示例性描述在引入未激发气体之前，将等离子体的含有自由基的组成部分引入蚀刻处理区域，然而亦可以其他顺序引入。举例来说，在一实施例中，在等离子体的含有自由基的组成部分之前，未激发气体可被引至蚀刻处理区域。在另一实施例中，未激发气体的引入可实质上与等离子体的含有自由基的组成部分的引入同时。在步骤350，以自等离子体分离出的含有自由基的组成部分与未激发气体于一表面吸收/解析过程中产生的化学反应生成物蚀刻暴露出的含氮材料。在步骤360，基板(或其他工作台)可选择性地继续其他制程以将元件制造完成。
如图4所示，其中示例性显示供一自由基-组成部分选择性蚀刻以移除一含氮材料的一统400，包括一等离子体区域425及一晶片处理区域415。选择性调变装置420置于等离子体区域425及晶片处理区域415之间并将等离子体区域425及晶片处理区域415分离。晶片410(如，其上设置有一暴露出的含氮材料)被设置在晶片处理区域415。第一前驱物气体450被引入等离子体区域425。等离子体区域425可设置具有一气体入口及一气体出口(图中未示)。晶片处理区域415可设置具有一气体入口及一气体出口(图中未示)。在一实施例中，第一前驱物气体450可包括，如，三氟化氮(nitrogen trifluoride，化学式为NF3)作为氟自由基的一来源；然而亦可采用其他的自由基来源替代的或与的一并施用或接续施用。举例来说，在其他实施例中，第一前驱物气体450可包括其他的卤化物自由基来源(如，三氯化氮(nitrogen trichloride)作为氯自由基来源，或其类)。在又一实施例，第一前驱物气体450可包括氨气(ammonia，分子式为NH3)作为氢自由基的一来源。尽管先前说明等离子体前驱物气体包括氢，亦可依据其他实施例使用其他的等离子体前驱物。因此，可理解第一前驱物气体450并非限于含氢分子。
如图5所示，在等离子体区域425，第一前驱物气体450被激活以形成包括正离子550p、负离子550n及含有自由基的组成部分550R的等离子体500。举例来说，射频(radiofrequency，简称RF)能量亦可施用以形成等离子体500。在一实施例中，RF能量的功率可藉在10瓦(Watts)及约近2500瓦之间。在一些实施例中，可在一分离区域产生等离子体550(如，远程等离子体(remote plasma))并接着被引入等离子体区域425。
如图6所示，选择性调变装置420容许等离子体550的含有自由基的组成部分550R以路径660通过而至晶片处理区域415，同时实质上将等离子体550的正离子550p及负离子550n保留在等离子体区域425。在一实施例中，选择性调变装置可包括一电磁带电光栅(electromagnetically charged grating)，其可设置为容许未带电的等离子体组成部分(如，自由基)从等离子体区域425穿越至晶片处理区域415，同时将带电的等离子体离子保留在等离子体区域425(如，以吸引或排斥的方式)。
如图7所示，一第二前驱物气体770被引入晶片处理区域415以与设置在晶片410上的含氮材料进行一表面反应。晶片处理区域415的压力可介在约5乇(Torr)及约50乇之间。
依据一实施例，其中使用NF3作为第一前驱物气体450及氢分子(化学式为H2)作为第二前驱物气体770，等离子体550的氟(F)自由基与H2结合以形成氢原子(H)及氟(F)自由基的复合物。在一表面吸收过程中，氢原子及氟自由基的复合物与硅(Si)结合以形成四氟化硅(silicon tetrafluoride，化学式为SiF4)及氢分子(H2)作为被表面吸收的气相反应副产品。
依据另一实施例，其中使用氢分子(H2)作为第一前驱物气体450及氢氟酸(hydrofluoric acid，化学式为HF)作为第二前驱物气体770，等离子体550的氢(H)自由基与硅(Si)在一表面吸收过程中结合以产出硅(Si)及氢(H)自由基的一复合物。硅及氢自由基的复合物与气相的氢氟酸反应而产出一吸收有氢分子(H2)的硅(Si)及氟(F)表面复合物。硅及氟表面复合物更与氢(H)自由基及气相氢氟酸反应以形成SiF4及被表面吸收的气相反应副产品H2。
依据又一实施例，其中使用氢分子(H2)及氟分子(F2)作为前驱物气体，在一表面吸收/脱附过程中，氟(F)自由基与氮化硅(Si3N4)的硅(Si)结合，其间反应是依据下列反应式：6H2+6F2+Si3N4--->3SiF4+4NH3，产生一硅(Si)及氟(F)表面复合物(SiF4)并伴随着氨气(NH3)气体的脱附(desorption)。
如图8所示，此表面反应将含氮材料部分880从晶片410上移除(如，蚀刻)以产出经蚀刻的晶片810。如图9所示，移除含氮材料的表面反应所产生的副产品包括气相残余990，其可从经蚀刻的晶片810流出并从晶片处理区域415流出。蚀刻处理时间长度可介在约1～5秒之间。
依据在此描述的实施例，选择性蚀刻氮化硅(SiN)的蚀刻速率与二氧化硅(SiOx)的蚀刻速率的比例可提升至约50：1或更高(如，一氮化硅的蚀刻速率比二氧化硅的蚀刻速率大了约50倍)。
如图10所示，可依据示例性显示于图1的方法100实施从一鳍式场效晶体管(FinFET)元件的一表面选择性蚀刻一含氮材料的一制程1000。如图11所示，可依据示例性显示在图2的方法200实施选择性自一FinFET元件的一表面蚀刻一含氮材料的一制程1100。如图12所示，可依据示例性显示在图3的方法300实施选择性自一FinFET元件的一表面蚀刻一含氮材料的一制程1200。
图13以三维视角描绘一示例性的FinFET 30。FinFET 30包括一位于一基板32上的鳍状结构36。基板32包括隔离区域34及一凸出于隔离区域34上并将相邻隔离区域34分离的鳍状结构36。沿着鳍状结构36的侧壁及上表面形成一栅极介电层38，且在栅极介电层38上形成一栅极电极40。在鳍状结构36就栅极介电层38及栅极电极40来说的相对两侧形成源/漏极区域42及44。图13更描绘后续图示当中显示的剖面图方向。剖面方向A-A穿越FinFET30的一通道、栅极介电层38及栅极电极40。剖面方向B/C-B/C与剖面方向A-A垂直且是沿着鳍状结构36的一纵轴且是在介于源/漏极区域42及44之间的一方向上，如，源/漏极区域42及44之间的一电流方向。后续图示以「Na」、「Nb」及「Nc」作为此些剖面方向的标示，Na表示剖面方向A-A，Nb表示剖面方向B-B，Nc表示剖面方向C-C，此处的「N」是指示参照图号的基数。
此处讨论的实施例的FinFET是以栅极后制制程(gate-last process)制造。在其他实施例中可以栅极优先(gate-first)制程制作。在一些实施例中，可适用各种型态的元件，如平面型晶体管(planar FET)。
图14至图27C为依据一实施例制造FinFET过程中的各个阶段的结构剖面示意图。图14至图18显示在图13描绘的剖面方向A-A的结构示意图。图19A至图27C中，图号以「A」结尾的图示是描绘沿着剖面方向A-A的结构示意图；图号以「B」结尾的图示是描绘在一基板的一第一区域沿着剖面方向B/C-B/C的结构示意图；图号以「C」结尾的图示是描绘在一基板的一第二区域沿着剖面方向B/C-B/C的结构示意图。
图14描绘一基板50。基板50可以是一半导体基板，如半导体块材(bulksemiconductor)、绝缘体上覆半导体(semiconductor-on-insulator，简称SOI)基板或其类，其可经掺杂(如，掺杂有一P型或一N型掺杂物)或未经掺杂。基板50可以是一晶片，如一硅晶片。一SOI基板通常包括一层一半导体材料形成于一绝缘层上。举例来说，绝缘层可以是下埋氧化层(buried oxide layer，简称BOX layer)、二氧化硅层或其类似结构。绝缘层形成于一基板上，基板通常是一硅基板或玻璃基板，亦可使用其他种类的基板，如多层膜(multi-layered)基板或特性梯度渐变的(gradient)基板。在一些实施例中，基板50的半导体材料可包括硅、锗(germanium)、半导体化合物，如碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)或锑化铟(indium antimonide)；一合金半导体，如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或其任意组合。
基板50具有一第一区域50B及一第二区域50C。第一区域50B(通常对应到后续图示中的「b」标记)可供形成N型元件，如N型金属氧化物半导体晶体管(NMOS transistors)，如N型FinFETs。第二区域50C(通常对应到后续图示中的「c」标记)可供形成P型元件，如P型金属氧化物半导体晶体管(PMOS transistor)，如P型FinFET。
图15及图16描绘形成鳍状结构52及在相邻鳍状结构52之间形成隔离区域54。在图15，在基板50上形成鳍状结构52。在一些实施例中，鳍状结构52可通过在基板50中蚀刻沟槽形成于基板50中。可应用任何型态的蚀刻制程，如反应式离子蚀刻(reactive ionetching，简称RIE)、中性原子束蚀刻(neutral beam etching，简称NBE)及其类，或其任意组合。可为非等性蚀刻。
图16显示在相邻鳍状结构52之间形成一绝缘材料以形成隔离区域54。绝缘材料可以是氧化物，如二氧化硅、氮化物、其类似物或其任意组合，且可通过高密度等离子体化学气相沉积法(high density plasma chemical vapor deposition，简称HDP-CVD)、流动式化学气相沉积法(flowable CVD，简称FCVD)(如在一远端等离子体统进行基于流动式化学气相沉积法沉积材料并经后固化(post curing)而转变为其他材料，如一氧化物)、其类似制程或其任意组合形成，亦可使用其他适当制程形成绝缘材料。在绝缘材料形成之后可进行一退火制程可。在本实施例中，绝缘材料可包括以FCVD形成的二氧化硅。绝缘材料可以称作隔离区域54。在图15，进行一表面平坦化制程(planarization process)，如化学机械研磨(chemical mechanical polish，简称CMP)，可移除过多的绝缘材料并形成隔离区域54上表面及鳍状结构52上表面，是此些上表面在同一平面。
图17描述使隔离区域54凹陷以形成浅沟槽隔离(shallow trench isolation，简称STI)区域54。隔离区域54凹陷可使鳍状结构56在第一区域50B及在第二区域50C从相邻的隔离区域54中间凸起。其次，隔离区域54的上表面可具有一平面，一凸面、一凹面(如因研磨产生凹陷(dishing))或其任意组合。隔离区域54的上表面可通过适当的蚀刻法形成平面、凸面及/或凹面。隔离区域54可以通过适当的蚀刻制程形成凹陷，如其一例为对隔离区域54具有选择性的蚀刻法。举例来说，可使用
Figure BDA0001333816360000101
蚀刻设备或应用材料(AppliedMaterials)SICONI设备或以稀氢氟酸(dilute hydrofluoric，简称dHF)蚀刻的蚀刻法。
请一并参照图15至图17，在此说明如何形成鳍状结构56的制程的一示范例。在其他实施例中，一介电层可形成在基板50的一上表面上；可穿越介电层蚀刻出沟槽；在沟槽中可生长同质外延(homo-epitaxial)结构；且可使介电层凹陷以使同质外延从介电层凸出而形成鳍状结构。在其他实施例中，可使用异质外延(hetero-epitaxial)结构形成鳍状结构。举例来说，在图16，半导体条状的鳍状结构52可形成凹陷而与半导体条状的鳍状结构52不同的材料可以外延方式生长在这位置。在其他实施例中，可在基板50的一上表面上形成一介电层；可穿越介电层蚀刻出沟槽；可以不同于基板50的材料在沟槽中生长异质外延结构；且可使介电层凹陷以使异质外延结构从介电层中凸出以形成鳍状结构56。在一些实施例，其中生长有同质或异质外延结构，生长过程中可经原位掺杂(in situ doping)，如此可免除在之前及后续进行注入制程，然而可一并施用原位掺杂及注入掺杂(implantationdoping)。另，可在NMOS区域与PMOS区域中外延生长出不同的材料。在各实施例中，鳍状结构56可包括硅锗化合物(SixGe1-x，其中x是介于约0到约100之间)、碳硅化合物、纯粹的锗或实质上纯的锗、III-V族半导体化合物、II-VI族半导体化合物或其类。举例来说，III-V族半导体化合物可为但不限于：InAs、AlAs、GaAs、InP、GaN、InGaAs，InAlAs、GaSb、AlSb、AlP、GaP及其类。
请参图17，可在鳍状结构56、鳍状结构52及/或基板50中形成阱区。举例来说，可在第一区域50B形成一P型阱区(P well)，而可在第二区域50C形成一N型阱区(N well)。
可使用光阻或其他掩模(mask)(图中未示)对于不同的区域50B及50C可进行不同的注入步骤。举例来说，可在鳍状结构56及第一区域50B中的隔离区域54上形成光阻。光阻可经图形化制程暴露出基板50的第二区域50C(如，PMOS区域)。光阻可经旋镀技术(spin-ontechnique)形成且可藉适当的微影技术图形化。光阻经图形化后，可在第二区域50C进行N型杂质注入制程，此时光阻可作为一掩模来实质上保护N型杂质不会注入到第一区域50B(如，NMOS区域)中。N型杂质可以是磷化物、砷化物或其类，注入在第一区域达到约等同于或小于1018cm-3的一浓度，如落在1017cm-3～1018cm-3之间的一范围。可通过适当的灰化制程(ashing process)在注入完成之后将光阻移除。
在第二区域50C注入之后，一光阻形成在鳍状结构56及在第二区域50C中的隔离区域54之上。光阻经图案化制程以暴露出基板50的第一区域50B(如，NMOS区域)。光阻可通过旋镀技术形成并可经由微影技术图案化。将光阻图案化之后，可在第一区域50B进行P型杂质注入，此时光阻可作为一掩模以实质上保护P型杂质不会注入到第二区域，如PMOS区域。P型杂质可以是硼化物、BF2或其类，以约等于或小于1018cm-3的一浓度注入在第一区域，如介在约1017cm-3到1018cm-3之间的一范围。注入完成后可通过适当的灰化制程移除光阻。
在第一区域50B及第二区域50C注入完成后，可进行一退火制程以活化P型及N型杂质。注入制程可在第一区域50B(如，NMOS区域)形成一P型阱区，而在第二区域50C(如，PMOS区域)形成一N型阱区。在一些实施例中，在生成外延鳍状结构时，可同时进行原位掺杂，如此可避免进行注入制程，然而亦可一并施用原位掺杂及注入制程。
在图18中，鳍状结构56上形成有一虚设介电层(dummy dielectric lAyer)58。举例来说，虚设介电层58可以是二氧化硅、氮化硅、其任意组合或其类，且可以是经适当的沉积或热生成技术形成。在虚设介电层58上形成有一虚设栅极层60，且在虚设栅极层60上形成有一掩模层62。虚设栅极层60可以是透过沉积技术形成在虚设介电层58上并经平坦化制程，如CMP制程。掩模层62可以是透过沉积技术形成在虚设栅极层60上。举例来说，虚设栅极层60可以是由多晶硅(polysilicon)制作，然而亦可使用其他相较隔离区域54的蚀刻具有高蚀刻选择性的材料制作。举例来说，掩模层62可包括氮化硅或其类。在本范例中，虚设栅极层60及掩模层62皆是跨越第一区域50B及第二区域50C的一层结构。在其他实施例中，多个彼此分离的虚设栅极层可分别形成在第一区域50B及第二区域50C，且多个彼此分离的掩模层可分别形成在第一区域50B及第二区域50C。
在图19A、图19B及图19C中，掩模层62可以适当的微影及蚀刻技术图形化以在第一区域50B形成掩模72(如图19B所示)并在第二区域50C形成掩模78(如图19C所示)。接着，通过适当的蚀刻技术，掩模72及掩模78的图案可转移到虚设栅极层60及虚设介电层58，以在第一区域50B形成虚设栅极70并在第二区域50C形成虚设栅极76。虚设栅极70及76各别覆盖鳍状结构56的通道区域。虚设栅极70及76亦可具有实质上垂直于各别外延鳍状结构长轴方向的一长轴方向。
在实施例中，掩模层62(或此处公开的其他任何含氮FinFET层)可以一含自由基等离子体组成部分(如，一第一前驱物气体)与一未激发气体(如，一第二前驱物气体)的结合物选择性蚀刻并移除含氮材料，而未产生或实质上减少留下的元件层特征的残余。
在图20A、图20B及图20C中，在各个虚设栅极70及76及/或鳍状结构56暴露出的表面上形成栅极密封边壁80。可以热氧化制程或沉积制程并接续进行的非等向性蚀刻形成栅极密封边壁80。
在形成栅极密封边壁(gate seal spacers)80后，可进行轻微掺杂源极/漏极(lightly doped source/drain，简称LDD)区域的注入制程。与前述针对图17的注入制程类似，可在第一区域50B(如，NMOS区域)上形成一掩模，如一光阻，同时暴露出第二区域50C(如，PMOS区域)，且P型杂质可被注入到在第二区域50C暴露出的鳍状结构56。掩模可接着被移除。接着，可在第二区域50C上形成一掩模，如一光阻，同时暴露出第一区域50B，且N型被注入到在第一区域50B暴露出的鳍状结构56。掩模可接着被移除。N型杂质可以是前述提及的任意种类的N型杂质，而P型杂质可以是前述提及的任意种类的P型杂质。源/漏极区域轻微掺杂的杂质浓度可以是介在约1015cm-3至约1016cm-3之间。可施用一退火制程以活化被注入的杂质。
在图20A、图20B及图20C中，在鳍状结构56中形成外延源/漏极区域82及84。在第一区域50B，外延源/漏极区域82形成在鳍状结构56中的方式是使得每个虚设栅极70是设置在各相邻的一对外延源/漏极区域82之间。在一些实施例中，外延源/漏极区域82可延伸至鳍状结构52中。在第二区域50C，外延源/漏极区域84形成在鳍状结构56中的方式是使得每个虚设栅极76是设置在各相邻的一对外延源/漏极区域84之间。在一些实施例中，外延源/漏极区域84可延伸至鳍状结构52中。
在第一区域50B(如，NMOS区域)中的外延源/漏极区域82可通过遮盖第二区域50C(如，PMOS区域)形成，且在第一区域50B平坦地沉积一虚设边壁层，并接着以非等向蚀刻沿着虚设栅极70及/或在第一区域50B中的栅极密封边壁80形成虚设栅极边壁(图中未示)。接着，第一区域50B中的外延鳍状结构的源/漏极区域经蚀刻形成凹槽。在第一区域50B的外延源/漏极区域82在凹槽中生成外延。外延源/漏极区域82可包括任何适当的材料，如对N型FinFETs适当的材料。举例来说，若鳍状结构56是硅材料，外延源/漏极区域82可包括硅、SiC、SiCP、SiP或其类。外延源/漏极区域82可具有从鳍状结构56各个表面生起的表面或可具有晶面(facet)。接着，举例来说，借着蚀刻实质上移除在第一区域50B的虚设栅极边壁，作为第二区域50C上的掩模。
在第二区域50C(如，PMOS区域)中的外延源/漏极区域84可借着将第一区域50B(如，NMOS区域)掩模而形成，并在第二区域50C平坦地沉积一虚设边壁层，接着以非等向蚀刻沿着虚设栅极76及/或在第二区域50C中的栅极密封边壁80形成虚设栅极边壁(图中未示)。其后，在第二区域50C中的外延鳍状结构的源/漏极区域被蚀刻以形成凹槽。在第二区域50C的外延源/漏极区域84在凹槽中生成外延。外延源/漏极区域84可包括任何适当的材料，如对P型FinFETs来说适当的材料。举例来说，若一鳍状结构56是硅，外延源/漏极区域84可包括SiGe、SiGeB、Ge、GeSn或其类。外延源/漏极区域84可具有从鳍状结构56各个表面生起的表面或可具有晶面。接着，举例来说，借着蚀刻制程实质上移除在第二区域50C的虚设栅极边壁，其作为第一区域50B上的掩模。
在图21A、图21B及图21C中，沿着虚设栅极70及76的侧壁在栅极密封边壁80上形成栅极边壁86。栅极边壁86可借着平坦化沉积一材料及接着进行的非等向蚀刻此材料的制程形成。栅极边壁86的材料可以是氮化硅、SiCN、其任意组合或其类。
外延源/漏极区域82及84及/或外延鳍状结构可以掺杂物进行注入而形成源/漏极区域，与前述形成轻微掺杂源/漏极区域说明的制程类似，接续进行退火。源/漏极区域的杂质浓度可以是介在约1019cm-3至约1021cm-3之间。第一区域50B(如，NMOS区域)中的源/漏极区域掺杂的N型杂质可以是前述提及的任意种类的N型杂质，而第二区域50C(如，PMOS区域)中的源/漏极区域掺杂的P型i杂质可以是前述提及的任意种类的P型杂质。在其他实施例中，外延源/漏极区域82及84可以是在生成时进行原位掺杂。
在图22A、图22B及图22C中，可沉积一内层介电层(interlayer dielectric，简称ILD)88在图21A、图21B及图21C中描绘的结构之上。在一实施例中，ILD 88是透过流动式CVD形成的膜层。在一些实施例中，ILD88可以是由介电材料如磷硅酸盐玻璃(phosphosilicateglass，简称PSG)、硼硅酸盐玻璃(borosilicate glass，简称BSG)，掺硼磷硅玻璃(boron-doped phosphosilicate glass，简称BPSG)、未掺杂硅玻璃(undoped silicate glass，简称USG)或其类制成，且可是透过任何适当方法沉积，如CVD或等离子体增强化学气相沉积(Plasma-Enhanced CVD，简称PECVD)。
在图23A、图23B及图23C中，可进行一平坦化制程，如CMP，以使ILD88的上表面与虚设栅极70及76的上表面在相同水平高度上。亦可以CMP移除虚设栅极70及76上的掩模72及78。因此，虚设栅极70及76的上表面可从ILD 88上暴露出来。
在图24A、图24B及图24C中，虚设栅极70及76、栅极密封边壁80及虚设栅极70及76下部分的虚设介电层58借着蚀刻被移除，以形成凹槽90。每一凹槽90暴露出一鳍状结构56的一通道区域。每一通道区域设置于相邻的一对外延源/漏极区域82及84之间。蚀刻虚设栅极70及76的过程中，可把虚设介电层58当作是一蚀刻终止层。在虚设栅极70及76被移除之后，虚设介电层58及栅极密封边壁80可接着被移除。
在图25A、图25B及图25C中，栅极介电层92及96及栅极电极94及98可作为替代栅极(replAcement gAte)。栅极介电层92及96是平坦地沉积在凹槽90中，如鳍状结构56的上表面及侧壁及栅极边壁86的侧壁，以及在ILD 88的一上表面上。依据一些实施例，栅极介电层92及96包括二氧化硅、氮化硅或其多层膜。在其他实施例中，栅极介电层92及96包括一高介电常数介电材料(high-k dielectric mAteriAl)，且在此些实施例中，栅极介电层92及96可具有超过7.0的介电常数，并可包括一金属氧化物或下列元素的一硅化物：铪(Hf)、铝(Al)、锌(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)，及/或其任意组合。形成栅极介电层92及96的方法可包括分子束沉积(molecular-beam deposition，简称MBD)、原子层沉积(atomic layer deposition，简称ALD)、PECVD或其类。
之后，在栅极介电层92及96上分别沉积栅极电极94及98，并填入凹槽90的剩余部分。栅极电极94及98可由一含金属材料制成，如TiN、TaN、TaC、Co、Ru、Al、其组合或多层膜。在填充栅极电极94及98后，可进行一平坦化制程，如CMP，以将栅极介电层92及96的多余部分及栅极电极94及98沉积在ILD 88上表面的超出部分的材料移除。如此产生的栅极电极94及98材料的剩余部分及栅极介电层92及96形成FinFET的替代栅极。
栅极介电层92及96可实质上同时形成使得栅极介电层92及96是以相同材料制作，且栅极电极94及98可实质上同时形成使得栅极电极94及98是以相同材料制作。然而，在其他实施例中，栅极介电层92及96可以不同制程形成使得栅极介电层92及96可以是不同材料制作，且栅极电极94及98可以不同制程形成使得栅极电极94及98可以是不同材料制作。在实施不同的成形制程时，各种掩模的步骤皆可应用于遮盖及暴露出适当的区域。
在图26A、图26B及图26C中，在ILD 88上沉积ILD 100。如图26A、图26B及图26C所示，形成穿越ILD 100及ILD 88的接触点102，并形成穿越ILD 100的接触点106及108。在一实施例中，ILD 100包括通过流动式方法形成的一膜层。在一些实施例中，ILD 100是由介电材料制作，如PSG、BSG、BPSG、USG或其类，且可是经由任何适当的方法沉积，如CVD及PECVD。接触点102的开孔是穿越ILDs 88及100。接触点106及108的开孔是穿越ILD 100。这些开孔皆可在同一制程或者分开的不同制程中实质地同时形成。这些开孔可由适当的微影及蚀刻技术制作。在这些开孔中可形成一衬垫层(liner)，如扩散阻障层(diffusion barrierlayer)、黏附层(adhesion layer)、或其类，及一导电材料。衬垫层可包括钛、氮化钛、钽、氮化钽或其类。导电材料可包括铜，一铜合金、银、金、钨、铝、镍或其类。可进行一平坦化制程，如CMP，以移除ILD 100表面上过多的材料。剩余的衬垫层及导电材料在开孔中形成接触点102。可进行一退火制程以在各外延源/漏极区域82及84及接触点102之间的交界形成一硅化物。接触点102是实体上且电性上与外延源/漏极区域82耦接，接触点105是实体上且电性上与栅极电极94耦接，且接触点108是实体上且电性上与栅极电极98耦接。
如图27中所示，可使用一自由基-组成部分氮蚀刻以协助定义出相邻的鳍状结构部分2730上部之间的线宽2740。在一实施例中，线宽2740可约为1：1。其次，示例的自由基-组成部分氮蚀刻方法中，可制造并定义出一角度2750，来特定相对于基板2710的一主要表面的一鳍状结构部分2720下部的形貌如何。在一实施例中，表面形貌角度2750约可比90°还大。在一示例中，一鳍状结构部分2720下部及一鳍状结构部分2730上部的高度的总和可约近于120nm。
图28示例性描绘依据一实施例在制造过程中定义出的一FinFET元件2800的一金属栅极形貌。掺杂区域2860是介在相邻的栅极凹槽。高介电常数介电层2820沿着栅极凹槽生成。侧壁边壁2840是设置在相邻的高介电常数介电层2820在栅极凹槽的侧向上以及高介电常数介电层2820的一上表面之下。接触点蚀刻终止层2830是与侧壁边壁相邻，且亦是在高介电常数介电层2820的上表面之下。层间介电层2850形成介于相邻栅极凹槽区域之间的内侧部分。W10代表在基板2810上栅极高度达90％时的栅极宽度的临界尺寸(criticaldimension)。W30代表在基板2810上栅极高度达70％时的栅极宽度的临界尺寸。W50代表在基板2810上栅极高度达50％时的栅极宽度的临界尺寸。在一实施例中，可使用自由基-组成部分氮蚀刻以助于定义出上述临界尺寸，而使W10：W30：W50约为1：0.9：0.9至1：1.1：1.1。
此处公开的各实施例可带来种种益处，如：以自由基等离子体组成部分进行等离子体蚀刻而排除离子等离子体组成部分，实质上可无损于结构；可使自由基非等向蚀刻所定义出的鳍状结构线宽、鳍状结构宽度、鳍状结构形貌及栅极形貌等特征受控；可应用于蚀刻出深宽比大于12的元件结构；可提升在选择性蚀刻氮材料时的氧化材料耗损的控制能力；可免除损害鳍状结构形貌、形成空洞及使鳍状结构弯曲或剥离；及/或可提升元件功能及制造产量。举例来说，相较于二氧化硅，对氮化硅的干蚀刻选择性是较高的(如，SiN的蚀刻选择性：SiOx的蚀刻选择性约是10：1)。
在一实施例中，选择性蚀刻一含氮材料的方法包括下列步骤：以一第一前驱物在一第一区域中产生一等离子体；将一含有自由基的组成部分与该等离子体分离；使含有自由基的组成部分从该第一区域流至一第二区域；在该第二区域接收一第二前驱物；及以该含有自由基的组成部分及该第二前驱物的一结合物蚀刻一含氮材料。第一前驱物可以是含氟化合物(如，NF3)，第二前驱物可以是含氢化合物(如，H2)，含氮材料可包括硅(如，SiN)。
在另一实施例中，选择性蚀刻一含氮材料的方法包括下列步骤：以一第一前驱物气体在一离子化区域中产生一等离子体(包括一含有自由基的组成部分及一离子部分)及以下列步骤蚀刻一经图形化的基板：将含有自由基的组成部分与该离子部分分离；使含有自由基的组成部分从离子化区域流至一基板处理区域(其与离子化区域不同)；在该基板处理区域接收/引入一第二前驱物气体；及以该含有自由基的组成部分及该第二前驱物气体的一结合物蚀刻经图形化的基板上的一含氮材料，并不会使含氮材料暴露于等离子体的离子组成部分。含氮材料蚀刻的选择性可以是含氧材料的10倍，第一前驱物可以是含氟化合物(如，NF3)，第二前驱物可以是含氢化合物(如，H2)，含氮材料可为一鳍式场效晶体管(FinFET)元件中的一膜层，含氮材料可包括硅(如，SiN)。
在又一实施例中，选择性蚀刻一含氮材料的方法包括下列步骤：接收/设置一基板于一蚀刻处理区域，基板包括一暴露出的含氮材料及一暴露出的含氧材料；以一前驱物气体在一等离子体区域中产生一等离子体；在产生等离子体之后，使等离子体的含有自由基的组成部分从离子化区域流至一蚀刻处理区域，同时实质上排除等离子体的带电荷离子不进入蚀刻处理区域(等离子体区域与蚀刻处理区域耦合)；使一未激发气体流至蚀刻处理区域；及以含有自由基的组成部分及未激发气体的反应生成物蚀刻暴露出的含氮材料。暴露出的含氮材料对暴露出的含氧材料的蚀刻选择性(氮：氧)可以约大于50：1。前驱物气体可以是三氟化氮，未激发气体可以是氢分子，暴露出的含氮材料可包括硅(如，氮化硅)，且暴露出的含氮材料可包括一鳍式场效晶体管(FinFET)元件的一膜层。
前述实施例中描述的诸特征可使发明所属领域中具有通常知识者便于理解本说明书的实施方式，并可利用本说明书为实现相同目的及/或达成相同功效，设计或改进其他制造程序或装置结构。发明所属领域中具有通常知识者亦应理解此些均等手法并非脱逸于本说明书所含要旨与范围之外，且其可在本说明书所含要旨与范围之内进行变更、置换及改造。

Claims (20)

1.一种含氮材料选择性蚀刻方法，包括：
在一第一区域中接收以一第一前驱物产生的一等离子体；
将一含有自由基的组成部分与该等离子体分离；
使含有自由基的组成部分从该第一区域流至一第二区域；
在使含有自由基的组成部分流至该第二区域之前，在该第二区域接收一第二前驱物；及
以该含有自由基的组成部分及该第二前驱物的一结合物蚀刻一含氮材料，且同时使得该等离子体的带电荷离子不进入该第二区域，其中该含氮材料包含一鳍式场效晶体管装置的一层，该鳍式场效晶体管包括一栅极，在该栅极的多个高度处具有该栅极的多个宽度，蚀刻该含氮材料定义该栅极的尺寸，使得一第一栅极宽度、一第二栅极宽度与一第三栅极宽度的比例为:
大于1:1:1至1:1.1:1.1；或
1:0.9:0.9至小于1:1:1；且
其中该第一栅极宽度位于该栅极的高度的90％处,该第二栅极宽度位于该栅极的高度的70％处,该第三栅极宽度位于该栅极的高度的50％处。
2.如权利要求1所述的含氮材料选择性蚀刻方法，其中该第一前驱物为一含氟材料。
3.如权利要求2所述的含氮材料选择性蚀刻方法，其中该第一前驱物包括NF3。
4.如权利要求1所述的含氮材料选择性蚀刻方法，其中该第二前驱物为含氢材料。
5.如权利要求4所述的含氮材料选择性蚀刻方法，其中该第二前驱物包括H2。
6.如权利要求5所述的含氮材料选择性蚀刻方法，其中该第一前驱物包括NF3。
7.如权利要求1所述的含氮材料选择性蚀刻方法，其中该含氮材料含有Si。
8.如权利要求7所述的含氮材料选择性蚀刻方法，其中该含氮材料包括SiN。
9.一种含氮材料选择性蚀刻方法，包括：
以一第一前驱物气体在一离子化区域中产生一等离子体，该等离子体包括一含有自由基的组成部分及一离子部分，该第一前驱物气体包括氢分子；
将该含有自由基的组成部分与该离子部分分离；及
以下列步骤加工一经图形化的基板：
使该含有自由基的组成部分从该离子化区域流至一基板处理区域，该基板处理区域与该离子化区域不同；
在该基板处理区域接收一第二前驱物气体，该第二前驱物气体包括氢氟酸；及
以该含有自由基的组成部分及该第二前驱物气体的一结合物蚀刻该经图形化的基板上的一含氮材料，且不使该含氮材料暴露于该离子部分，其中该含氮材料包括一鳍式场效晶体管装置的一层，该鳍式场效晶体管装置包括一栅极，该栅极在该栅极的高度的90％处具有一第一栅极宽度,在该栅极的高度的70％处具有一第二栅极宽度,且在该栅极的高度的50％处具有一第三栅极宽度，蚀刻该含氮材料定义该栅极的尺寸，使得该第一栅极宽度、该第二栅极宽度与该第三栅极宽度的比例为:
1:0.9:0.9至小于1:1:1；或
大于1:1:1至1:1.1:1.1。
10.如权利要求9所述的含氮材料选择性蚀刻方法，其中该含氮材料的蚀刻选择性为一含氧材料的蚀刻选择性的10倍。
11.如权利要求10所述的含氮材料选择性蚀刻方法，其中该含氮材料的蚀刻选择性大于50:1。
12.如权利要求9所述的含氮材料选择性蚀刻方法，其中该含氮材料包括SiN。
13.如权利要求12所述的含氮材料选择性蚀刻方法，其中蚀刻该含氮材料定义该栅极的轮廓，使得该第一栅极宽度、该第二栅极宽度与该第三栅极宽度的比例为1:0.9:0.9至小于1:1:1。
14.如权利要求12所述的含氮材料选择性蚀刻方法，其中蚀刻该含氮材料定义该栅极的轮廓，使得该第一栅极宽度、该第二栅极宽度与该第三栅极宽度的比例为大于1:1:1至1:1.1:1.1。
15.如权利要求9所述的含氮材料选择性蚀刻方法，其中在该基板处理区域接收该第二前驱物气体的步骤在使该含有自由基的组成部分从该离子化区域流至该基板处理区域之前进行。
16.如权利要求9所述的含氮材料选择性蚀刻方法，其中蚀刻该含氮材料暴露出用于该鳍式场效晶体管的一表面包括暴露出一鳍式场效晶体管元件的至少一对应鳍的至少一通道区。
17.一种含氮材料选择性蚀刻方法，包括：
在一蚀刻处理区域接收一基板，该基板包括一暴露出的含氮材料及一暴露出的含氧材料，其中该暴露出的含氮材料及该暴露出的含氧材料包括一鳍式场效晶体管装置的多层，该鳍式场效晶体管装置包括一栅极，该栅极在该栅极的高度的90％处具有一第一栅极宽度,在该栅极的高度的70％处具有一第二栅极宽度,且在该栅极的高度的50％处具有一第三栅极宽度；
以一前驱物气体在一等离子体区域中接收一等离子体；
将等离子体的一含有自由基的组成部分流至该蚀刻处理区域，同时使得该等离子体的带电荷离子不进入该蚀刻处理区域；
在该蚀刻处理区域中接收一未激发气体；及
以该含有自由基的组成部分及该未激发气体的反应生成物蚀刻该暴露出的含氮材料，其中蚀刻该暴露出的含氮材料定义该栅极的临界尺寸，使得该第一栅极宽度、该第二栅极宽度与该第三栅极宽度的比例为:
1:0.9:0.9至小于1:1:1；或
大于1:1:1至1:1.1:1.1。
18.如权利要求17所述的含氮材料选择性蚀刻方法，其中该暴露出的含氮材料与的该暴露出含氧材料的蚀刻选择性大于50:1。
19.如权利要求17所述的含氮材料选择性蚀刻方法，其中:
该前驱物气体包括三氟化氮；
该未激发气体包括氢分子；以及
该暴露出的含氮材料包括氮化硅。
20.如权利要求17所述的含氮材料选择性蚀刻方法，其中蚀刻该暴露出的含氮材料产生该鳍式场效晶体管装置的下方鳍部分相对于该基板的一主表面的一轮廓角度，该轮廓角度大于90°。
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