CN108073105A - 基于异构双处理器冗余结构的安全plc装置和实现方法 - Google Patents

Abstract

本发明涉及可编程逻辑控制器技术领域，具体的说是基于异构双处理器冗余结构的安全PLC装置和实现方法；装置包括嵌入式ARM处理器、基于FPGA的32位软核RISC处理器、看门狗、安全校验电路、连接ARM处理器及RISC软核处理器的双端口缓冲内存及冗余输入/输入通道电路。方法包括:正常运行状态下，嵌入式ARM处理器与32位软核RISC处理器互为冗余执行PLC逻辑，通过安全校验逻辑电路校验输出结果；当ARM处理器执行故障时，RISC软核处理器将接管PLC快逻辑执行，同时WATCHDOG电路将重置恢复ARM处理器执行状态，确保控制逻辑程序准确可靠执行。本发明具有实现简单，占用资源少的优点。

Description

基于异构双处理器冗余结构的安全PLC装置和实现方法

技术领域

本发明涉及可编程逻辑控制器(PLC)技术领域，具体的说是一种基于ARM+FPGA的异构双处理器冗余结构嵌入式安全PLC装置。

背景技术

PLC是一种具有较高实时性、可靠性要求的可执行逻辑指令的自动化控制装置。PLC广泛应用于数控机床、自动化生产线、机器人等装备制造业及工业自动化控制应用领域。PLC是一种采用处理器实现逻辑判断执行的自动化控制装置，在装置运行过程中，可以将待执行的逻辑分为实时逻辑及非实时逻辑，实时逻辑要求必须在PLC的实时周期内执行完成，主要用于处理实时控制任务的关键操作，非实时逻辑可以允许在若干个实时周期内完成，对时序响应及实时性要求较弱。在硬件结构上，传统PLC以单处理器结构为主，由于处理器等超大规模集成电路芯片在受到电磁干扰等时容易发生复位、死机等处理器执行异常情况，在具有强电磁干扰特点的工业自动化控制等领域应用中，可能发生自动化控制设备运行失损坏以及工作人员受伤等危险，导致巨大损失。目前针对上述可靠性及安全问题，主要采用基于对称双处理器冗余结构的安全PLC装置，或采用双PLC装置建立冗余控制系统实现，方案价格昂贵并且构建复杂。

发明内容

针对传统PLC系统在实际应用中的缺点与不足，本发明要解决的问题是设计一种安全可靠、方案简单的一种基于ARM+FPGA的异构双处理器冗余结构嵌入式安全PLC装置，在基于ARM处理器的PLC结构基础上，通过增加一个基于FPGA软核32位RISC处理器，构成异构双处理器冗余结构，实现安全逻辑控制。

本发明为实现上述目的所采用的技术方案是：基于异构双处理器冗余结构的安全PLC装置，包括：

ARM处理器,用于将输入信号进行处理后输出至多路输出选择器；

FPGA，用于当ARM处理器故障时维持PLC快逻辑的执行并存储执行结果，输出至多路输出选择器，重置ARM处理器；

多路输出选择器，用于根据FPGA发送的通道选择信号完成对ARM处理器或FPGA的选择输出。

所述FPGA包括：

RISC处理器，用于执行输入信号中的实时周期逻辑，并存储执行结果；

双端口缓冲存储器，用于同步ARM处理器的处理结果和RISC处理器的执行结果并储存；

安全诊断电路，用于接收ARM处理器和RISC处理器的心跳数据；若在一个实时周期内未收到其中一方的心跳数据，则对其对应的看门狗电路发送控制信号；并根据逻辑判断向多路输出选择器发送通道选择信号；

安全保护输出数据结构，用于存储预置安全保护输出数据；根据安全诊断电路发出的通道选择信号输出预置安全保护输出数据至多路输出选择器；

看门狗电路，用于当收到安全诊断电路的控制信号时，向其对应的处理器发送复位信号使其复位。

所述安全保护输出数据结构包括锁存器；锁存器用于存储并发送预置安全保护输出数据至多路输出选择器。

所述安全诊断电路包括倒计时器、非逻辑、与逻辑和或非逻辑；第一倒计时器输入端用于接收ARM处理器的心跳数据，输出端与ARM处理器对应的看门狗电路、非逻辑输入端、或非逻辑第一输入端连接；非逻辑输出端与与逻辑的第一输入端连接；

第二倒计时器输入端用于接收RISC处理器的心跳数据，输出端与RISC处理器对应的看门狗电路、或非逻辑第二输入端、与逻辑的第二输入端连接；

第一倒计时器输出端、与逻辑输出端、或非逻辑输出端分别输出逻辑电平构成通道选择信号至多路输出选择器。

基于异构双处理器冗余结构的安全PLC装置的实现方法，包括以下步骤：

ARM处理器将输入信号进行处理后输出至多路输出选择器；

FPGA当ARM处理器故障时维持PLC快逻辑的执行并存储执行结果，输出至多路输出选择器，重置ARM处理器；

多路输出选择器根据FPGA发送的通道选择信号完成对ARM处理器或FPGA的选择输出。

所述FPGA当ARM处理器故障时维持PLC快逻辑的执行并存储执行结果，输出至多路输出选择器，重置ARM处理器包括以下步骤：

RISC处理器执行输入信号中的实时周期逻辑，并存储执行结果；

双端口缓冲存储器同步ARM处理器的处理结果和RISC处理器的执行结果并储存；

安全诊断电路接收ARM处理器和RISC处理器的心跳数据；若在一个实时周期内未收到其中一方的心跳数据，则对其对应的看门狗电路发送控制信号；并根据逻辑判断向多路输出选择器发送通道选择信号；-

看门狗电路，用于当收到安全诊断电路的控制信号时，向其对应的处理器发送复位信号使其复位；

安全保护输出数据结构存储预置安全保护输出数据；根据安全诊断电路发出的通道选择信号输出预置安全保护输出数据至多路输出选择器。

所述安全诊断电路工作流程包括以下步骤：

通过接收来自ARM处理器或RISC处理器的心跳数据，执行各倒计时器的刷新；每个倒计时器如在1个实时逻辑周期内未收到来自处理器的心跳数据，将输出控制信号至看门狗电路，并通过逻辑判断输出通道选择信号至多路选择器。

当ARM处理器的心跳数据按实时周期输出时，选择ARM处理器输出对应通道为高电平，RISC处理器输通道和安全保护输出数据结构通道为低电平；

当ARM处理器的心跳数据未按实时周期输出、且RISC处理器的心跳数据按实时周期输出时，选择RISC处理器输通道为高电平；否则，选择安全保护输出数据结构通道为高电平。

本发明具有以下有益效果及优点：

1.实用性强。本发明是以实际应用为前提，针对现有数控系统中PLC自身结构的缺陷以及使用过程中安全机制不完善等问题，通过在PLC装置中增加一个软核RISC处理器执行实时逻辑功能，在PLC的ARM主处理器发生故障情况下，能够确保实时逻辑正常运行，将大幅提高PLC在运行过程中的稳定性，保证人员和设备的安全。

2.结构复杂度较低。本发明采用了ARM处理器+设计在FPGA芯片上的软核RISC处理器的异构处理器结构，与传统双处理器结构的安全PLC装置相比，设计简单，系统实现复杂度低而且具有良好的性能。

3.具有良好的抗干扰性。因为采用了双通道冗余结构，在受到外界因素干扰时，可以保证至少一条线路正常工作，维持PLC主要功能模块的运行。

附图说明

图1为本发明PLC装置整体结构示意图；

图2多路输出选择器及预置安全保护输出电路结构示意图；

图3安全诊断电路示意图。

具体实施方式

下面结合附图及实例对本发明做进一步的详细说明。

装置的硬件结构上，仅采用1个物理处理器芯片，32位RISC软核处理器放置在FPGA芯片中，简化系统结构设计。同时，在PLC执行过程中，ARM处理器与32位软核RISC处理器同时独立执行相同的具有实时周期要求的PLC逻辑功能，并通过安全校验电路交叉检测2个处理器的执行结果并输出，在ARM处理器发生故障时，通过软核32位RISC确保实时周期PLC逻辑功能能够正确执行，确保实时周期逻辑可靠实时运行，同时通过看门狗电路及安全处理电路重置ARM处理器，恢复实时周期逻辑及非实时周期逻辑程序的运行。实现对采用对称双处理器冗余结构的安全PLC装置，或采用双PLC装置建立冗余控制系统的替代，同时具有设计简单，成本低的特点。

一种基于ARM+FPGA的异构双处理器冗余结构的嵌入式安全PLC装置，其中包括：

1.装置采用ARM处理器和基于FPGA的32位软核RISC处理器构成的异构处理结构。32位软核RISC处理器设计在PLC的FPGA芯片中，每个处理器具有独立的逻辑输入及输出通道，ARM处理器运行实时周期PLC逻辑以及非实时周期要求PLC逻辑，32位RISC处理器同步冗余运行实时周期PLC逻辑。

2.安全诊断电路及双端口缓冲内存。ARM处理器和32位软核RISC处理器之间设计有安全诊断电路，正常运行情况下，ARM处理器运行实时周期PLC逻辑以及非实时周期要求PLC逻辑，32位RISC处理器同步冗余运行实时周期PLC逻辑，ARM处理器与32位RISC处理器的运行结果及中间变量同步存储在FPGA的双端口缓冲内存中，ARM处理器与32位RISC处理器的逻辑输出结果通过独立输出通道输出，并通过安全校验电路校验后输出。PLC同时通过对处理器之间数据交叉检测，检查两条通道的处理结果是否一致，从而进一步判断目前系统运行的是否正常。

同步是指ARM处理器与32位RISC处理器的运行结果及中间变量同步存储在FPGA的双端口缓冲内存中，处理器重置后可以通过双端口缓冲内存中的运行结果及中间变量恢复处理器中的实时周期PLC逻辑以及非实时周期PLC逻辑运行状态。

3.看门狗WATCHDOG复位电路。该电路主要完成倒计时功能，PLC的处理器周期性对电路配置重置计时，当处理器发生执行故障等异常情况，停止对该电路重置计时，WATCHDOG复位电路将触发处理器的复位信号，重置处理器状态。

本发明包括：

1.如图1所示为本发明的整体功能结构图。装置包括嵌入式ARM处理器、基于FPGA的32位软核RISC处理器、看门狗(WATCHDOG)、安全校验电路、连接ARM处理器及RISC软核处理器的双端口缓冲内存及冗余输入/输入通道电路。其中FPGA中包括：32位软核RISC处理器、双端口缓冲存储器、看门狗电路、安全诊断电路、预置安全保护输出数据寄存器。I/O输入信号同时输入到ARM处理器及32位软核RISC处理器中，2个处理器同步执行逻辑处理；ARM处理器及32位软核RISC处理器的执行中间结果及输出结果分别通过数据总线写入双端口缓冲存储器暂存，并可通过独立的数据总线对缓冲数据进行读取；ARM处理器及32位软核RISC处理器分别通过独立的心跳数据信号线向安全诊断电路周期发送处理器心跳信号；安全诊断电路负责看门狗电路的计数预置，当判断某一个处理器发生故障时，将控制看门狗电路相对应处理器发送复位信号，重置相应处理器；安全诊断电路通过判断处理器心跳数据，完成对处理器执行逻辑正确性的判断，并通过多路输出选择器选择ARM处理器、RISC处理器或预置的安全保护输出数据输出到I/O输出端口。

2.如图2所示为本发明的多路输出选择器及预置安全保护输出电路。用户将预置安全保护输出数据存储在锁存器中；多路选择器通过来自安全诊断电路控制信号中的通道选择信号，完成对ARM处理器逻辑输出信号、32位软核RISC处理器逻辑输出信号或锁存器预置的安全保护输出信号的选择输出。

3.如图3所示为本发明的安全诊断电路。该电路通过接收来自ARM或RISC处理器的刷新数据信号(来自图1处理器发出的心跳数据)，执行倒序计时器的刷新控制，每个逻辑控制周期倒计时器如在1个实时逻辑周期内未收到来自处理器的刷新信号，将输出倒计时归零指示信号(电路中输出高电平逻辑)，通过图3的非逻辑门、或非逻辑门、与逻辑门电路，组合输出图2中多路选择器的通道控制信号，该部分逻辑的实际执行效果为：当处理器心跳刷新信号可以正常按实时周期输出(ARM处理器正常)时，将选择ARM输出通道控制(该输出信号为高电平)，其他2个通道为低电平，如ARM处理器故障、RISC处理器正常，将选择FPGA-RISC输出通道控制(该输出信号为高电平)，否则，将选择安全保护输出通道控制(该输出信号为高电平)。

4.ARM处理器和FPGA处理器是冗余的，每个处理器具有独立的逻辑输入及输出通道，分别控制各自的线路，利用PLC软件系统生成的逻辑指令通过输入端同时传入到两条线路中，线路之间带有安全诊断电路，可以进行数据的交互以及交叉检测。

5.PLC主程序主要在ARM处理器中执行，FPGA处理器只单独执行PLC程序中的快逻辑部分。已经执行的快逻辑部分暂时缓存在FPGA处理器中，一旦主程序发生错误，修复后可以继续执行。整个安全PLC系统接在安全总线之上，实现对设备的安全控制。

6.在程序执行过程中FPGA处理器对ARM处理器进行检测，使用看门狗复位电路，ARM处理器在每一个规定的循环周期内向FPGA处理器发送看门狗刷新信号，FPGA处理器接收信号后进行反馈，说明本周期逻辑执行正确。如果FPGA不能正常接收ARM的看门狗刷新信号，则产生一个复位信号，使主程序进行重启，继续执行逻辑指令。

7.正常运行情况下，ARM处理器运行实时周期PLC逻辑以及非实时周期PLC逻辑，32位RISC处理器同步冗余运行实时周期PLC逻辑，ARM处理器与32位RISC处理器的运行结果及中间变量同步存储在FPGA的双端口缓冲内存中，ARM处理器与32位RISC处理器的逻辑输出结果通过独立输出通道输出，并通过安全校验电路校验后输出。

8.本PLC装置当ARM处理器发生运行故障时，32位RISC处理器将维持实时周期PLC逻辑执行，并将运行结果及中间变量同步存储在FPGA的双端口缓冲内存中，安全校验电路将选择32位RISC处理器的输出通道输出PLC结果；同时，通过看门狗及安全校验电路中的复位电路，重置ARM处理器运行状态，ARM处理器重置后通过双端口缓冲内存中的运行结果及中间变量恢复ARM处理器中的实时周期PLC逻辑以及非实时周期PLC逻辑运行状态。实现在ARM处理器运行故障情况下，实时周期PLC逻辑正常运行。

9.本PLC装置，当32位RISC处理器故障时，安全校验电路将选择ARM处理器的输出通道输出PLC结果；同时，通过看门狗及安全校验电路中的复位电路，重置32位RISC处理器运行状态，处理器重置后通过双端口缓冲内存中的运行结果及中间变量恢复32位RISC处理器中的实时周期PLC逻辑运行状态。该状态下，本装置可以正常完成实时周期PLC逻辑以及非实时周期PLC逻辑运行。

10.本安全PLC装置，当ARM处理器发生运行故障后，看门狗及安全校验电路中的复位电路，连续重置ARM处理器5次后无法恢复ARM正常运行状态，系统将提供报错指示信息，并通过32位RISC处理器维持实时周期PLC逻辑运行，并执行安全保护电路预先配置的保护输出。

11.本安全PLC装置，当32位RISC处理器发生运行故障后，看门狗及安全校验电路中的复位电路，连续重置32位RISC处理器5次后无法恢复正常运行状态，系统将提供报错指示信息，并可通过ARM处理器正常执行所有逻辑程序并正确输出逻辑执行结果。

12.本安全PLC装置，其特征在于具有安全诊断电路。ARM处理器和FPGA处理器分别控制两条线路，两条线路并连接线，两个处理器之间设计有安全诊断电路，在PLC系统进行安全控制的过程中，两个安全处理器之间进行数据交互以完成交叉检测，检查两条通道的处理结果是否一致，从而进一步判断目前系统运行的是否正常。

Claims (8)

1.基于异构双处理器冗余结构的安全PLC装置，其特征在于包括：

ARM处理器,用于将输入信号进行处理后输出至多路输出选择器；

FPGA，用于当ARM处理器故障时维持PLC快逻辑的执行并存储执行结果，输出至多路输出选择器，重置ARM处理器；

多路输出选择器，用于根据FPGA发送的通道选择信号完成对ARM处理器或FPGA的选择输出。

2.根据权利要求1所述的基于异构双处理器冗余结构的安全PLC装置，其特征在于所述FPGA包括：

RISC处理器，用于执行输入信号中的实时周期逻辑，并存储执行结果；

双端口缓冲存储器，用于同步ARM处理器的处理结果和RISC处理器的执行结果并储存；

安全诊断电路，用于接收ARM处理器和RISC处理器的心跳数据；若在一个实时周期内未收到其中一方的心跳数据，则对其对应的看门狗电路发送控制信号；并根据逻辑判断向多路输出选择器发送通道选择信号；

安全保护输出数据结构，用于存储预置安全保护输出数据；根据安全诊断电路发出的通道选择信号输出预置安全保护输出数据至多路输出选择器；

看门狗电路，用于当收到安全诊断电路的控制信号时，向其对应的处理器发送复位信号使其复位。

3.根据权利要求1所述的基于异构双处理器冗余结构的安全PLC装置，其特征在于所述安全保护输出数据结构包括锁存器；锁存器用于存储并发送预置安全保护输出数据至多路输出选择器。

4.根据权利要求1所述的基于异构双处理器冗余结构的安全PLC装置，其特征在于所述安全诊断电路包括倒计时器、非逻辑、与逻辑和或非逻辑；第一倒计时器输入端用于接收ARM处理器的心跳数据，输出端与ARM处理器对应的看门狗电路、非逻辑输入端、或非逻辑第一输入端连接；非逻辑输出端与与逻辑的第一输入端连接；

第二倒计时器输入端用于接收RISC处理器的心跳数据，输出端与RISC处理器对应的看门狗电路、或非逻辑第二输入端、与逻辑的第二输入端连接；

第一倒计时器输出端、与逻辑输出端、或非逻辑输出端分别输出逻辑电平构成通道选择信号至多路输出选择器。

5.基于异构双处理器冗余结构的安全PLC装置的实现方法，其特征在于包括以下步骤：

ARM处理器将输入信号进行处理后输出至多路输出选择器；

FPGA当ARM处理器故障时维持PLC快逻辑的执行并存储执行结果，输出至多路输出选择器，重置ARM处理器；

多路输出选择器根据FPGA发送的通道选择信号完成对ARM处理器或FPGA的选择输出。

6.根据权利要求5所述的基于异构双处理器冗余结构的安全PLC装置的实现方法，其特征在于所述FPGA当ARM处理器故障时维持PLC快逻辑的执行并存储执行结果，输出至多路输出选择器，重置ARM处理器包括以下步骤：

RISC处理器执行输入信号中的实时周期逻辑，并存储执行结果；

双端口缓冲存储器同步ARM处理器的处理结果和RISC处理器的执行结果并储存；

安全诊断电路接收ARM处理器和RISC处理器的心跳数据；若在一个实时周期内未收到其中一方的心跳数据，则对其对应的看门狗电路发送控制信号；并根据逻辑判断向多路输出选择器发送通道选择信号；

看门狗电路，用于当收到安全诊断电路的控制信号时，向其对应的处理器发送复位信号使其复位；

安全保护输出数据结构存储预置安全保护输出数据；根据安全诊断电路发出的通道选择信号输出预置安全保护输出数据至多路输出选择器。

7.根据权利要求5所述的基于异构双处理器冗余结构的安全PLC装置的实现方法，其特征在于所述安全诊断电路工作流程包括以下步骤：

通过接收来自ARM处理器或RISC处理器的心跳数据，执行各倒计时器的刷新；每个倒计时器如在1个实时逻辑周期内未收到来自处理器的心跳数据，将输出控制信号至看门狗电路，并通过逻辑判断输出通道选择信号至多路选择器。

8.根据权利要求7所述的基于异构双处理器冗余结构的安全PLC装置的实现方法，其特征在于：

当ARM处理器的心跳数据按实时周期输出时，选择ARM处理器输出对应通道为高电平，RISC处理器输通道和安全保护输出数据结构通道为低电平；

当ARM处理器的心跳数据未按实时周期输出、且RISC处理器的心跳数据按实时周期输出时，选择RISC处理器输通道为高电平；否则，选择安全保护输出数据结构通道为高电平。