CN108054178B - 像素单元及其制造方法以及成像装置 - Google Patents
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Abstract
本公开涉及像素单元及其制造方法以及成像装置。像素单元可以包括：衬底，所述衬底包括非晶半导体层以及在非晶半导体层上的结晶半导体层。所述衬底包括用于光电器件的第一部分和用于与所述光电器件耦合的晶体管的第二部分。所述第一部分包括第一掺杂区以及在第一掺杂区之上的第二掺杂区，其中，所述第二掺杂区的导电类型与所述第一掺杂区的导电类型相同。所述第二部分包括与所述第二掺杂区相邻的沟道形成区，其中所述沟道形成区的导电类型与所述第二掺杂区的导电类型相反。所述第一掺杂区的至少一部分设置在所述非晶半导体层中。所述第二掺杂区的至少一部分设置在所述结晶半导体层中。
Description
技术领域
本公开涉及像素单元及其制造方法以及成像装置。
背景技术
图像传感器可用于对辐射(例如，光辐射，包括但不限于可见光、 红外线、紫外线等)进行感测，从而生成对应的电子信号。它被广泛 地应用在数码相机和其他电子光学设备中。
相比晶体硅(c-Si)，非晶硅(α-Si)具有比高的光吸收效率，特 别是对于可见光范围，并具有低的泄露。然而，在利用非晶硅形成器 件(例如传输晶体管)的情况下，性能可能并不理想。因此，在利用 非晶硅形成像素时，面临很多困难的挑战。
因此，需要提出一种新的技术来解决上述现有技术中的一个或多 个问题或挑战。
发明内容
本公开的实施例的一个目的是提供一种新颖的像素单元及其制造 方法以及包含所述像素单元的成像装置。
根据本公开的实施例，可以大幅提高可见光范围下的光吸收效率， 从而可以改善量子效应(Quantum Effect)，提高成像质量。根据本 公开的实施例，还可以降低光吸收距离，从而可以降低相邻像素之间 的串扰。根据本公开的实施例，还可以降低像素的泄漏。根据本公开 的实施例，还可以基于非晶半导体的吸收效率的改善，同时改善像素 的晶体管的电学性能。
根据本公开的一个方面，提供了一种像素单元，其包括：衬底， 所述衬底包括非晶半导体层以及在非晶半导体层上的结晶半导体层， 所述衬底包括用于光电器件的第一部分和用于与所述光电器件耦合的 晶体管的第二部分，其中所述第一部分包括第一掺杂区以及在第一掺 杂区之上的第二掺杂区，其中，所述第二掺杂区的导电类型与所述第 一掺杂区的导电类型相同；所述第二部分包括与所述第二掺杂区相邻 的沟道形成区，其中所述沟道形成区的导电类型与所述第二掺杂区的 导电类型相反；其中，所述第一掺杂区的至少一部分设置在所述非晶 半导体层中，而所述第二掺杂区的至少一部分设置在所述结晶半导体 层中。
在一个实施例中，所述第一部分被配置为下列之一：所述第一掺 杂区设置在所述非晶半导体层中，而所述第二掺杂区设置在所述结晶 半导体层中；或者，所述第一掺杂区设置在所述非晶半导体层中，而 所述第二掺杂区包括设置在所述结晶半导体层中的部分以及延伸到所 述非晶半导体层中的部分；或者，所述第一掺杂区包括设置在所述非 晶半导体层中的部分以及延伸到所述结晶半导体层中的部分，而所述 第二掺杂区设置在所述结晶半导体层中。
在一个实施例中，所述第二部分还包括与沟道形成区相邻的第三 掺杂区，所述沟道形成区和所述第三掺杂区设置在所述结晶半导体层 中。
在一个实施例中，所述第一部分还包括：在第二掺杂区之上的第 四掺杂区，其中，所述第二掺杂区的导电类型与所述第四掺杂区的导 电类型相反，并且其中，所述第四掺杂区设置在所述结晶半导体层中。
在一个实施例中，所述第一部分还包括：第五掺杂区，在所述第 二掺杂区之上并在所述第四掺杂区和所述沟道形成区之间，其中，所 述第五掺杂区与所述第四掺杂区导电类型相同，并且其中，所述第五 掺杂区设置在所述结晶半导体中。
在一个实施例中，所述像素单元还包括在沟道形成区之上的栅极 结构，所述栅极结构包括：在所述沟道形成区之上的栅极绝缘层，在 所述栅极绝缘层之上的栅极，以及用于栅极的间隔物。
在一个实施例中，所述第二掺杂区作为所述晶体管的源极区和漏 极区中的一个，并且所述第三掺杂区作为所述晶体管的源极区和漏极 区中的另一个。
根据本公开另一方面，提供了一种成像装置，其包括根据上面所 述的以及下面将更详细说明的任意实施例的像素单元。
根据本公开另一方面，提供了一种制造像素单元的方法，包括： 提供衬底，所述衬底包括非晶半导体层以及在非晶半导体层上的结晶 半导体层，并且所述衬底包括在所述结晶半导体层中的沟道形成区； 在所述衬底中形成第一掺杂区，所述第一掺杂区的至少一部分设置在 所述非晶半导体层中；在所述沟道形成区上形成栅极结构；在所述衬 底中形成第二掺杂区，所述第二掺杂区与所述沟道形成区相邻，但导 电类型相反，其中，所述第二掺杂区在所述第一掺杂区之上，且导电 类型与所述第一掺杂区相同，并且其中，所述第二掺杂区的至少一部 分设置在所述结晶半导体层中。
根据本公开另一方面，提供了一种制造像素单元的方法，包括： 提供非晶半导体衬底；在所述非晶半导体衬底中形成第一掺杂区；使 所述非晶半导体衬底的表面部分结晶化，以形成在非晶半导体层上的 结晶半导体层，所述第一掺杂区的至少一部分设置在所述非晶半导体 层中，所述结晶半导体层包括沟道形成区；在所述沟道形成区上形成 栅极结构；在所述衬底中形成第二掺杂区，所述第二掺杂区与所述沟 道形成区相邻，但导电类型相反，其中，所述第二掺杂区在所述第一 掺杂区之上，且导电类型与所述第一掺杂区相同，并且其中，所述第 二掺杂区的至少一部分设置在所述结晶半导体层中。
在一个实施例中，所述方法还包括：在所述衬底中形成第三掺杂 区，其中，所述第三掺杂区与所述沟道形成区相邻，但导电类型相反。
在一个实施例中，所述方法还包括：在所述衬底中形成第四掺杂 区，其中，第四掺杂区在第二掺杂区之上，所述第二掺杂区的导电类 型与第四掺杂区的导电类型相反，并且其中，所述第四掺杂区设置在 所述结晶半导体中。
在一个实施例中，所述方法还包括：在所述衬底中形成第五掺杂 区，所述第五掺杂区在所述第二掺杂区之上并在所述第四掺杂区和所 述沟道形成区之间，其中，所述第五掺杂区与所述第四掺杂区导电类 型相同，并且其中，所述第五掺杂区设置在所述结晶半导体中。
在一个实施例中，所述栅极结构包括：在所述沟道形成区之上的 栅极绝缘层；在所述栅极绝缘层之上的栅极；以及用于所述栅极的隔 离物。
在一个实施例中，所述第二掺杂区作为所述晶体管的源极区和漏 极区中的一个，所述第三掺杂区作为所述晶体管的源极区和漏极区中 的另一个。
在一个实施例中，提供衬底包括：提供非晶半导体衬底；以及使 所述非晶半导体衬底的表面部分结晶化。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开 的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说 明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开， 其中：
图1示出根据本公开一个实施例的像素单元的示意性截面图；
图2示出根据本公开另一个实施例的像素单元的示意性截面图；
图3A和图3B分别示出根据本公开一个实施例的像素单元的制造 方法的示例流程图；
图4A至4D示出与图3A所示的方法的部分步骤对应的像素单元 的示意性截面图；以及
图5A至5F示出与图3B所示的方法的部分步骤对应的像素单元 的示意性截面图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使 用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重 复说明。在本说明书中，使用相似的标号和字母表示类似项，因此， 一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行 进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等 有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限 于附图等所公开的位置、尺寸及范围等。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意： 除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布 置、数字表达式和数值不限制本公开的范围。另外，对于相关领域普 通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情 况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、 “之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不 变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换 的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出 的或另外描述的那些取向不同的其他取向上操作。
在此示例性描述的任意实现方式并不一定要被解释为比其它实现 方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、 发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所 限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、 器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。 词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方 式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
上述描述可以指示被“连接”或“耦接”在一起的元件或节点或特征。 如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特 征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式 直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接” 意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接 的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用， 即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意 图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个 中间元件的连接。
另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语， 并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构 或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或 次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的 特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加 一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者 它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式， 因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、 “安装/装配”、和/或“订购”对象等。
还应理解，以下对至少一个示例性实施例的描述仅仅是说明性的， 并非是对本公开及其应用或使用的任何限制。
图1示出根据本公开一个实施例的像素单元的示意性截面图。如 从下面的说明将容易了解的，像素单元可以包括光电器件(例如，光 电二极管)以及与光电器件耦接的晶体管。
如图1所示，像素单元100A可以包括衬底。衬底可以包括非晶 半导体层101以及在非晶半导体层101上的结晶半导体层113。衬底 可以包括用于光电器件的第一部分103和用于与光电器件耦合的晶体 管的第二部分105。第一部分103和第二部分105各自可以包括多个 部分(或子部分)，其以103或105附加另外的数字的方式(比如， 1031、1051等)来指示。
衬底101的材料的示例可以包括但不限于诸如硅等。然而，本公 开不限于此；只要该半导体材料在其非晶态适于形成光电器件即可。
第一部分103可以包括第一掺杂区1031以及在第一掺杂区1031 之上的第二掺杂区1033。第二掺杂区1033的导电类型与所述第一掺 杂区1031的导电类型相同。在一些实现方式中，第二掺杂区1033可 以是例如N+型，而第一掺杂区1031可以例如是N-型。第一掺杂区的 至少一部分可以设置在非晶半导体层101中。这里，第二掺杂区的至 少一部分可以设置在结晶半导体层113中，如图1和下面将说明的图 5D等所示。所述第一掺杂区可以与其所处的衬底或阱区形成光电二极 管(PD，也称为深PD)。
如下面将进一步说明的，在不同的实施例中，第一部分可以具有 其他的或者替代的子部分。在一个具体示例中，衬底的导电类型可以 为第一导电类型(例如，P型)，而第二掺杂区的导电类型可以为与 第一导电类型相反的导电类型(例如，N型或者N-型)；本公开的实 施例不限于此。
第二部分105可以包括预定的用于晶体管的沟道形成区1051。晶 体管在工作时，将在沟道形成区中形成沟道。沟道形成区1051与第二 掺杂区1033相邻。沟道形成区1051的导电类型可以设置为与所述第 二掺杂区的导电类型相反，例如为P型。沟道形成区1051被设置在 结晶半导体层113中。
第二部分105还可以包括与沟道形成区1051相邻的第三掺杂区 1052。第三掺杂区1052的导电类型可以与第二掺杂区1033相同。第 三掺杂区1052可以用于形成浮置二极管(Floating Diode，FD)。这 里，第三掺杂区1052也被设置在结晶半导体层113中。
这里，第二掺杂区可以作为所述晶体管的源极区和漏极区中的一 个。第三掺杂区可以作为所述晶体管的源极区和漏极区中的另一个。
在不同实现方式中，所述第一部分103可以被不同地配置。例如， 第二掺杂区可以设置在结晶半导体层中，而第一掺杂区可以设置在非 晶半导体层中。又例如，第二掺杂区可以包括设置在结晶半导体层中 的部分以及延伸到非晶半导体层中的部分，而第一掺杂区设置在非晶 半导体层中。或者，第二掺杂区可以设置在结晶半导体层中，而第一 掺杂区包括设置在非晶半导体层中的部分以及延伸到结晶半导体层中 的部分。二者可以彼此邻接，如图中所示。
像素单元100A还可以包括在沟道形成区1051之上的栅极结构。 如图1所示，栅极结构可以包括：在所述沟道形成区1051之上的栅极 绝缘层106；在所述栅极绝缘层106之上的栅极108；以及用于栅极的 隔离物107。隔离物107可以包括一层或多层，例如可以包括隔离物 1071和外侧的隔离区1073，如图1所示。另外，尽管这里隔离物107 被示出为在栅极绝缘层106或绝缘层121之上，但本发明不限于此。
用于栅极(或栅电极)的材料可以包括例如金属、掺杂的多晶硅 等。在其他的示例中，例如如图2所示，栅极结构中还可以存在缓冲 层。
图2示出根据本公开另一个实施例的像素单元的示意性截面图。 图2所示的像素单元200A的结构与图1所示的像素单元100A的不同 之处在于掺杂区的配置。像素单元200A与像素单元100A相同或相应 的部件被标示以相同的附图标记，上面就像素单元100A的相同相应 部件的说明可以同样适用于像素单元200A的部件，因此这里不再对 其重复说明。
如图2所示，第一部分103可以包括第一掺杂区1031。在一个具 体示例中，衬底的导电类型可以为第一导电类型(例如，P型)，而 第一掺杂区的导电类型可以为与第一导电类型相反的导电类型(例如， N型或N-型)；本公开的实施例不限于此。同样的，第一掺杂区的至 少一部分可以设置在非晶半导体层101中。
如图2所示，第一部分103还可以包括：在第一掺杂区1031之上 的第二掺杂区1033，以及在第二掺杂区1033之上的第四掺杂区1035。 第二掺杂区的导电类型与所述第一掺杂区的导电类型相同，但与第四 掺杂区的导电类型相反。这里，第二掺杂区的至少一部分可以设置在 结晶半导体层113中。
本领域技术人员将理解，所述第一掺杂区可以与其所处的衬底或 阱区形成光电二极管(PD，也称为深PD)。而所述第二掺杂区和所 述第四掺杂区也可以形成光电二极管(也称为钉扎光电二极管(PPD)。 提供第四掺杂区可以将衬底表面与PD进行隔离，从而降低衬底表面 的缺陷和表面态等的影响，降低暗电流。
在一些实现方式中，第一部分103还可以包括第五掺杂区1037。 第五掺杂区1037位于第二掺杂区1033之上，并在第四掺杂区1035 和沟道形成区1051之间。第五掺杂区1037与所述第四掺杂区导电类 型相同，但掺杂浓度可以不同。这里，第五掺杂区被设置在结晶半导 体层113中。
在一些示例中，栅极108可以包括栅电极1081以及在栅电极1081 与栅极绝缘层109和间隔物107之间的缓冲层1083，如图2所示。另 外，在一些实现方式中，间隔物也可以包括一层或多层。
图3A和3B分别示出根据本公开一个实施例的像素单元的制造方 法的示例流程图。图4A至4D示出与图3A所示的方法的部分步骤对 应的像素单元的示意性截面图。下面首先结合图3A和图4A至4D进 行说明。
如图3A所示，在步骤S310，提供衬底。衬底可以包括非晶半导 体层101以及在非晶半导体层上的结晶半导体层113。所述衬底还可 以包括用于在其中形成晶体管的沟道的沟道形成区1051，如图4A所 示。这里，沟道形成区被设置在所述结晶半导体层113中。
在步骤S320，在所述衬底中形成第一掺杂区1031，所述第一掺杂 区的至少一部分设置在所述非晶半导体层101中，如图4B所示。在 一个具体示例中，衬底可以是P型掺杂的，其中非晶半导体层101和 结晶半导体层113可以都是P型掺杂的；而第一掺杂区可以是N型或 者N-型掺杂的。例如，可以通过利用N型杂质(例如，砷(As)) 的注入，来形成该第一掺杂区。
在步骤S330，在衬底101上形成栅极结构，如图4C所示。所述 栅极结构可以包括在沟道形成区1051之上的第一绝缘层106、在第一 绝缘层之上的栅极108以及用于栅极的隔离物(spacer)。用于形成 栅极结构的工艺可以是已知的，或者未来开发的任何合适的工艺。
在步骤S340，在所述衬底中形成第二掺杂区1033，所述第二掺杂 区与所述沟道形成区相邻，但导电类型相反，如图4D所示。例如， 第二掺杂区可以是N+型的，而沟道形成区可以是P型的。
在一些实施例中，所述方法还可以包括步骤S350。在步骤S350， 在所述衬底中形成第三掺杂区1052，如图4D所示。所述第三掺杂区 与所述沟道形成区相邻，但导电类型相反。所述第二掺杂区可以作为 所述晶体管的源极区和漏极区中的一个。所述第三掺杂区可以作为所 述晶体管的源极区和漏极区中的另一个。
根据一种具体实现方式，可以通过如下来提供所述衬底。首先， 提供非晶半导体衬底(如图5A所示)；以及使所述非晶半导体衬底 的表面部分结晶化，例如通过快速的激光退火(例如，几秒的量级)， 来对非晶半导体衬底的表面进行激光照射，或者通过快速热退火，来 非晶半导体衬底的表面进行处理，来使使所述非晶半导体衬底的表面 部分(例如，预定的厚度范围内)结晶化(如图5C所示)。
根据不同的实施例，可以通过利用掩模的注入工艺或者自对准的 注入工艺来形成掺杂区。另外，上述步骤中某个(些)步骤可以在其 它步骤之前或者之后或者同时进行。
图3B示出根据本公开另一个实施例的像素单元的制造方法的示 例流程图。图5A至5F示意性地示出与图3B所示的方法的部分步骤 对应的像素单元的简略截面图。下面结合图3B和图5A至5F进行说 明。
如图3B所示，在步骤S410，提供非晶半导体衬底，如图5A所 示。这里仍用101指示该非晶半导体衬底。衬底101可以包括用于光 电器件(例如，PD)的第一部分以及用于与光电器件耦合的晶体管的 第二部分(在图中未示出)。
在步骤S420，在非晶半导体衬底101中形成第一掺杂区1031，如 图5B所示。
在步骤S430，使所述非晶半导体衬底的表面部分结晶化，以形成 在非晶半导体层101上的结晶半导体层113，如图5C所示。所述第一 掺杂区1031的至少一部分设置在所述非晶半导体层中。所述结晶半导 体层包括沟道形成区1051。尽管这里第一掺杂区1031被示出为基本 在非晶半导体层101中，然而应理解，在不同实施例中，第一掺杂区 1031也可以具有延伸到结晶半导体层113中的部分。顺带说明，在本 文中，术语“结晶半导体”是相对于非晶半导体而言的，其可以包括单 晶半导体、多晶半导体等。优选地，结晶半导体层是单晶的，或者接 近于单晶的。这可以通过对非晶半导体衬底的表面进行多次前述快速 热退火或激光退火来实现。
在步骤S440，在所述沟道形成区上形成栅极结构，如图5D所示。 栅极结构可以包括在沟道形成区1051之上的第一绝缘层106以及在第 一绝缘层之上的栅极108。所述栅极结构还可以包括用于栅极的隔离 物107。
在步骤S450，在所述衬底中形成第二掺杂区1033，如图5E所示。 第二掺杂区与沟道形成区相邻，但导电类型相反。第二掺杂区的至少 一部分设置在结晶半导体层113中。
在一些实现方式中，所述方法还可以包括步骤S460，在该步骤中， 在衬底中形成第三掺杂区1033，如图5E所示。第三掺杂区可以与沟 道形成区相邻，但导电类型相反。第二掺杂区可以作为晶体管的源极 区和漏极区中的一个。第三掺杂区作为晶体管的源极区和漏极区中的 另一个。
在一些实现方式中，所述方法还可以包括：在衬底中形成第四掺 杂区1035，如图5F所示。第四掺杂区在第二掺杂区之上，第二掺杂 区的导电类型与第四掺杂区的导电类型相反。第四掺杂区设置在结晶 半导体中。
在一些实现方式中，所述方法还可以包括：在衬底中形成第五掺 杂区1037，如图5F所示。第五掺杂区在第二掺杂区1033之上，并在 第四掺杂区1035和沟道形成区1051之间。第五掺杂区设置在所述结 晶半导体中。第五掺杂区与所述第四掺杂区导电类型相同，但掺杂浓 度可以不同。
根据本公开的实施例的像素单元可以适用于各种成像装置。因此， 还应理解，本公开还构思了成像装置，其可以包括根据这里示出和说 明的实施例以及从本文的公开可以显然而见地获得的其他实施例的像 素单元。
根据本公开的实施例，可以大幅提高可见光范围下的光吸收效率， 从而可以改善量子效应(Quantum Effect)，提高成像质量。根据本 公开的实施例，还可以降低光吸收距离，从而可以降低相邻像素之间 的串扰。根据本公开的实施例，还可以降低像素的泄漏。
本领域技术人员应当意识到，在上述实施例中描述的操作(或步 骤)之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单 个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重 叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且 在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和 替换同样是可能的。因此，本说明书和附图应当被看作是说明性的， 而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明， 但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不 是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不 脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施 例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附 权利要求来限定。
Claims (16)
1.一种像素单元，其特征在于，包括：
衬底，所述衬底包括非晶半导体层以及在非晶半导体层上的结晶半导体层，
所述衬底包括用于光电器件的第一部分和用于与所述光电器件耦合的晶体管的第二部分，其中
所述第一部分包括第一掺杂区以及在第一掺杂区之上的第二掺杂区，其中，所述第二掺杂区的导电类型与所述第一掺杂区的导电类型相同；
所述第二部分包括与所述第二掺杂区相邻的沟道形成区，其中所述沟道形成区的导电类型与所述第二掺杂区的导电类型相反；
其中，所述第一掺杂区的至少一部分设置在所述非晶半导体层中，而所述第二掺杂区的至少一部分设置在所述结晶半导体层中，
其中，所述沟道形成区设置在所述结晶半导体层中。
2.如权利要求1所述的像素单元，其特征在于，其中，所述第一部分被配置为下列之一：
所述第一掺杂区设置在所述非晶半导体层中，而所述第二掺杂区设置在所述结晶半导体层中；或者
所述第一掺杂区设置在所述非晶半导体层中，而所述第二掺杂区包括设置在所述结晶半导体层中的部分以及延伸到所述非晶半导体层中的部分；或者
所述第一掺杂区包括设置在所述非晶半导体层中的部分以及延伸到所述结晶半导体层中的部分，而所述第二掺杂区设置在所述结晶半导体层中。
3.如权利要求1所述的像素单元，其特征在于，其中，所述第二部分还包括与沟道形成区相邻的第三掺杂区，所述第三掺杂区设置在所述结晶半导体层中。
4.如权利要求1所述的像素单元，其特征在于，其中所述第一部分还包括：
在第二掺杂区之上的第四掺杂区，
其中，所述第二掺杂区的导电类型与所述第四掺杂区的导电类型相反，并且
其中，所述第四掺杂区设置在所述结晶半导体层中。
5.如权利要求4所述的像素单元，其特征在于，所述第一部分还包括：
第五掺杂区，在所述第二掺杂区之上并在所述第四掺杂区和所述沟道形成区之间，
其中，所述第五掺杂区与所述第四掺杂区导电类型相同，并且
其中，所述第五掺杂区设置在所述结晶半导体中。
6.如权利要求1所述的像素单元，其特征在于，其中所述像素单元还包括在沟道形成区之上的栅极结构，所述栅极结构包括：
在所述沟道形成区之上的栅极绝缘层，
在所述栅极绝缘层之上的栅极，以及
用于栅极的间隔物。
7.如权利要求3所述的像素单元，其特征在于，其中：
所述第二掺杂区作为所述晶体管的源极区和漏极区中的一个，并且
所述第三掺杂区作为所述晶体管的源极区和漏极区中的另一个。
8.一种成像装置，其特征在于，其包括如权利要求1-7中任一项所述的像素单元。
9.一种制造像素单元的方法，其特征在于，包括：
提供衬底，所述衬底包括非晶半导体层以及在非晶半导体层上的结晶半导体层，并且所述衬底包括在所述结晶半导体层中的沟道形成区；
在所述衬底中形成第一掺杂区，所述第一掺杂区的至少一部分设置在所述非晶半导体层中；
在所述沟道形成区上形成栅极结构；
在所述衬底中形成第二掺杂区，所述第二掺杂区与所述沟道形成区相邻，但导电类型相反，
其中，所述第二掺杂区在所述第一掺杂区之上，且导电类型与所述第一掺杂区相同，并且
其中，所述第二掺杂区的至少一部分设置在所述结晶半导体层中。
10.一种制造像素单元的方法，其特征在于，包括：
提供非晶半导体衬底；
在所述非晶半导体衬底中形成第一掺杂区；
使所述非晶半导体衬底的表面部分结晶化，以形成在非晶半导体层上的结晶半导体层，所述第一掺杂区的至少一部分设置在所述非晶半导体层中，所述结晶半导体层包括沟道形成区；
在所述沟道形成区上形成栅极结构；
在所述衬底中形成第二掺杂区，所述第二掺杂区与所述沟道形成区相邻，但导电类型相反，
其中，所述第二掺杂区在所述第一掺杂区之上，且导电类型与所述第一掺杂区相同，并且
其中，所述第二掺杂区的至少一部分设置在所述结晶半导体层中。
11.如权利要求9或10所述的方法，其特征在于，还包括：
在所述衬底中形成第三掺杂区，其中，所述第三掺杂区与所述沟道形成区相邻，但导电类型相反。
12.如权利要求9或10所述的方法，其特征在于，还包括：在所述衬底中形成第四掺杂区，
其中，第四掺杂区在第二掺杂区之上，所述第二掺杂区的导电类型与第四掺杂区的导电类型相反，并且
其中，所述第四掺杂区设置在所述结晶半导体中。
13.如权利要求12所述的方法，其特征在于，还包括：在所述衬底中形成第五掺杂区，所述第五掺杂区在所述第二掺杂区之上并在所述第四掺杂区和所述沟道形成区之间，
其中，所述第五掺杂区与所述第四掺杂区导电类型相同，并且
其中，所述第五掺杂区设置在所述结晶半导体中。
14.如权利要求9或10所述的方法，其特征在于，其中所述栅极结构包括：
在所述沟道形成区之上的栅极绝缘层；
在所述栅极绝缘层之上的栅极；以及
用于所述栅极的隔离物。
15.如权利要求11所述的方法，其特征在于，其中：
所述第二掺杂区作为晶体管的源极区和漏极区中的一个，并且
所述第三掺杂区作为晶体管的源极区和漏极区中的另一个。
16.如权利要求9所述的方法，其特征在于，提供衬底包括：
提供非晶半导体衬底；以及
使所述非晶半导体衬底的表面部分结晶化。
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