CN107992675A - 一种eda验证阶段的仲裁电路测试方法 - Google Patents

Abstract

本发明公开了一种EDA验证阶段的仲裁电路测试方法，属于集成电路开发技术领域。其包括搭建集成EDA验证平台、提取仲裁逻辑编写相关组件、运行测试向量等步骤。本发明采用了一种从仲裁数据源到待测设计测试激励的反馈机制，实现了仲裁逻辑测试工作的快速收敛，极大地提高了验证工程师的工作效率，是对现有技术的一种重要改进。

Description

一种EDA验证阶段的仲裁电路测试方法

技术领域

本发明涉及集成电路开发技术领域，特别是指一种EDA验证阶段的仲裁电路测试方法。

背景技术

随着芯片行业技术的发展，集成电路的规模、复杂度越来越高，也伴随了集成电路内部各种仲裁选择电路的复杂度越来越高。因此，仲裁电路功能的正确性，也是影响整个芯片成功与否的关键因素。仲裁电路往往位于电路内部，与接口距离较远，要想精准测试难度较大。

System Verilog简称SV，它建立在Verilog语言的基础上，是IEEE1364Verilog-2001标准的扩展增强，兼容Verilog2001，成为下一代硬件设计和验证的语言。SV是当前EDA（电子设计自动化）验证阶段的主流验证语言，为EDA验证工程师带来了极大的方便。

发明内容

有鉴于此，本发明提出一种EDA验证阶段的仲裁电路测试方法，其能够有效地加快EDA验证阶段的仲裁电路测试工作，大大缩短验证时间。

基于上述目的，本发明提供的技术方案是：

一种EDA验证阶段的仲裁电路测试方法，该方法用于对待测设计进行仲裁逻辑测试，包括以下步骤：

（1）基于SV语言搭建整个芯片的初始验证环境；

（2）提取待测设计内部的仲裁电路，编写电路监控组件和反馈机制组件，将电路监控组件和反馈机制组件加入初始验证环境中构成完整验证环境；

（3）运行测试向量开始仿真，同时并行地运行仲裁电路测试组件，达到测试目的。

可选的，所述完整验证环境包括待测设计、激励生成器、仲裁时序反馈器、仲裁时序采样器和仲裁结果检查器；其中：

激励生成器，用于为待测设计提供随机化、定向约束的激励生成，并且根据仲裁时序反馈器输入的信息调整激励参数，从而达到仲裁逻辑测试场景所需要的激励参数；

仲裁时序采样器，用于在测试向量运行过程中实时地监控仲裁逻辑的输入接口，对不同输入接口的数据源分别进行采样，并将采样结果发送给仲裁时序反馈器和仲裁结果检查器；

仲裁时序反馈器，用于把仲裁电路预期的测试场景和仲裁时序采样器传送过来的采样数据进行差异化数据分析，并根据分析结果调整激励生成器的测试场景，以达到消除差异化的目的，最后将调整后的测试场景参数发送给激励生成器；

仲裁结果检查器，对由仲裁时序采样器发送过来的仲裁电路输入接口的数据进行仲裁逻辑计算，将计算结果与仲裁电路输出接口的采样数据进行正确性比对，并输出比对结果。

从上面的叙述可以看出，本发明技术方案的有益效果在于：

本发明中的仲裁逻辑测试过程采用的是自动监控仲裁数据源、自动分析仲裁逻辑数据、自动转化成待测设计的测试激励、自动化反馈给测试激励的机制，实现了仲裁逻辑测试工作的快速收敛，极大地提高了验证工作的效率。

本发明的发明人通过分析认为，仲裁电路往往处于待测设计的内部，其与端口的逻辑路径较长，一次性精准测试的难度较大。针对于此，本发明创造性地提出了一种从仲裁数据源到待测设计测试激励的反馈机制，该机制对仲裁电路入口数据与期望数据进行对比分析，进而调整测试激励参数，然后再反馈给激励生成组件。这种方式能够在一次仿真过程中达到测试目的，从而显著提高了测试工作的收敛效率，是对现有技术的一个重要改进。

附图说明

为了更加清楚地描述本专利，下面提供一幅或多幅附图，这些附图旨在对本专利的背景技术、技术原理和/或某些具体实施方案做出辅助说明。需要注意的是，这些附图可以给出也可以不给出一些在本专利文字部分已有描述且属于本领域普通技术人员公知常识的具体细节；并且，因为本领域的普通技术人员完全可以结合本专利已公开的文字内容和/或附图内容，在不付出任何创造性劳动的情况下设计出更多的附图，因此下面这些附图可以涵盖也可以不涵盖本专利文字部分所叙述的所有技术方案。此外，这些附图的具体内涵需要结合本专利的文字内容予以确定，当本专利的文字内容与这些附图中的某个明显结构不相符时，需要结合本领域的公知常识以及本专利其他部分的叙述来综合判断到底是本专利的文字部分存在笔误，还是附图中存在绘制错误。特别地，以下附图均为示例性质的图片，并非旨在暗示本专利的保护范围，本领域的普通技术人员通过参考本专利所公开的文字内容和/或附图内容，可以在不付出任何创造性劳动的情况下设计出更多的附图，这些新附图所代表的技术方案依然在本专利的保护范围之内。

图1是本发明实施例的方法流程图。

图2是本发明实施例的验证平台结构示意图。

具体实施方式

为了便于本领域技术人员对本专利技术方案的理解，同时，为了使本专利的技术目的、技术方案和有益效果更加清楚，并使权利要求书的保护范围得到充分支持，下面以具体案例的形式对本专利的技术方案做出进一步的、更详细的说明。

如图1和2所示，一种EDA验证阶段的仲裁电路测试方法，该方法用于对待测设计进行仲裁逻辑测试，包括以下步骤：

（1）基于SV语言搭建整个芯片的初始验证环境；

（2）提取待测设计内部仲裁电路，编写电路监控组件和反馈机制组件，将电路监控组件和反馈机制组件加入初始验证环境中构成完整验证环境；

（3）运行测试向量开始仿真，同时并行地运行仲裁电路测试组件，达到测试目的。

步骤（1）中的芯片验证平台为基本仿真环境，由验证环境框架和待测设计组成，通过仿真脚本串联起来实现仿真过程；

步骤（2） 中的仲裁电路的测试组件包括：待测设计、激励生成器、仲裁时序反馈器、仲裁时序采样器、仲裁结果检查器；其中，

激励生成器为整个待测设计的激励生成组件，能够实现随机化、定向约束的激励生成，并将测试激励输入给待测设计；同时在生成激励的同时，将仲裁时序反馈器发送过来的信息加入激励约束条件中，在新激励生成时达到针对仲裁逻辑进行定向约束的目的。

仲裁时序采样器，用于在测试向量运行过程中实时地监控仲裁电路的输入接口，对不同输入接口的数据源分别进行采样，并将采样结果发送给仲裁时序反馈器。例如：在双Port的仲裁电路输入端口处记录不同端口数据的时间参数，将时间参数发送给仲裁时序反馈器。

仲裁时序反馈器，用于把仲裁逻辑预期的测试场景和仲裁时序采样器传送过来的采样数据进行差异化数据分析，将其调整为激励生成器参数的约束条件，并发送给激励生成器；同时也将采样数据发送给仲裁结果检查器。例如：想要测试双Port仲裁电路输入端口同时访问的测试场景，将仲裁时序采样器发送过来的仲裁电路输入端口数据的到达时间参数进行比较，根据比较结果调整为激励生成器的约束条件参数，最终发送给激励生成器完成下一次激励生成的过程。

该组件在仿真过程中，针对每一次测试向量的运行过程，对仲裁电路实际输入数据源和期望输入数据进行比较，根据比较所得的差异化调整新的测试向量参数，将比较所得的差异转换成新的测试向量，不断重复测试向量输入、采样分析、差异化比较、调整参数、反馈新参数等步骤，以达到最终测试场景的目的。

仲裁结果检查器，用于对仲裁逻辑的输入与输出进行正确性检查，在仿真过程中自动执行。

以上组件通过如下步骤完成一次激励执行反馈检查的过程：

（1）激励生成器发送激励；

（2）仲裁时序采样器收集数据发送给仲裁时序反馈器；

（3）仲裁时序反馈器进行数据分析比较并将结果发送给激励生成器；

（4）仲裁结果完成自动化检查。

在仿真过程中，上述过程将重复自动执行，直到完成仲裁电路预期测试场景的目的。

可见，本发明中的仲裁逻辑测试过程采用了自动监控仲裁数据源、自动分析仲裁逻辑数据、自动转化成待测设计的测试激励、自动化反馈给测试激励的机制，从而实现了仲裁逻辑测试工作的快速收敛，极大地提高了验证工程师的工作效率，是对现有技术的一种重要改进。

需要理解的是，上述对于本专利具体实施方式的叙述仅仅是为了便于本领域普通技术人员理解本专利方案而列举的示例性描述，并非暗示本专利的保护范围仅仅被限制在这些个例中，本领域普通技术人员完全可以在对本专利技术方案做出充分理解的前提下，以不付出任何创造性劳动的形式，通过对本专利所列举的各个例采取组合技术特征、替换部分技术特征、加入更多技术特征等等方式，得到更多的具体实施方式，所有这些具体实施方式均在本专利权利要求书的涵盖范围之内，因此，这些新的具体实施方式也应在本专利的保护范围之内。

此外，出于简化叙述的目的，本专利也可能没有列举一些寻常的具体实施方案，这些方案是本领域普通技术人员在理解了本专利技术方案后能够自然而然想到的，显然，这些方案也应包含在本专利的保护范围之内。

出于简化叙述的目的，上述各具体实施方式对于技术细节的公开程度可能仅仅达到本领域技术人员可以自行决断的程度，即，对于上述具体实施方式没有公开的技术细节，本领域普通技术人员完全可以在不付出任何创造性劳动的情况下，在本专利技术方案的充分提示下，借助于教科书、工具书、论文、专利、音像制品等等已公开文献予以完成，或者，这些细节是在本领域普通技术人员的通常理解下，可以根据实际情况自行作出决定的内容。可见，即使不公开这些技术细节，也不会对本专利技术方案的公开充分性造成影响。

总之，在结合了本专利说明书对权利要求书保护范围的解释作用的基础上，任何落入本专利权利要求书涵盖范围的具体实施方案，均在本专利的保护范围之内。

Claims (2)

1.一种EDA验证阶段的仲裁电路测试方法，其特征在于，用于对待测设计进行仲裁逻辑测试，包括以下步骤：

基于SV语言搭建整个芯片的初始验证环境；

提取待测设计内部的仲裁电路，编写电路监控组件和反馈机制组件，将电路监控组件和反馈机制组件加入初始验证环境中构成完整验证环境；

运行测试向量开始仿真，同时并行地运行仲裁电路测试组件，达到测试目的。

2.根据权利要求1所述的EDA验证阶段的仲裁电路测试方法，其特征在于，所述完整验证环境包括待测设计、激励生成器、仲裁时序反馈器、仲裁时序采样器和仲裁结果检查器；其中：

激励生成器，用于为待测设计提供随机化、定向约束的激励生成，并且根据仲裁时序反馈器输入的信息调整激励参数，从而达到仲裁逻辑测试场景所需要的激励参数；

仲裁时序采样器，用于在测试向量运行过程中实时地监控仲裁逻辑的输入接口，对不同输入接口的数据源分别进行采样，并将采样结果发送给仲裁时序反馈器和仲裁结果检查器；

仲裁时序反馈器，用于把仲裁电路预期的测试场景和仲裁时序采样器传送过来的采样数据进行差异化数据分析，并根据分析结果调整激励生成器的测试场景，以达到消除差异化的目的，最后将调整后的测试场景参数发送给激励生成器；

仲裁结果检查器，对由仲裁时序采样器发送过来的仲裁电路输入接口的数据进行仲裁逻辑计算，将计算结果与仲裁电路输出接口的采样数据进行正确性比对，并输出比对结果。