CN107945761B

CN107945761B - 一种存储单元、像素电路及其驱动方法、显示面板

Info

Publication number: CN107945761B
Application number: CN201810004233.7A
Authority: CN
Inventors: 王秀娟; 邵贤杰
Original assignee: BOE Technology Group Co Ltd; Hefei BOE Optoelectronics Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; Hefei BOE Optoelectronics Technology Co Ltd
Priority date: 2018-01-02
Filing date: 2018-01-02
Publication date: 2021-01-26
Anticipated expiration: 2038-01-02
Also published as: CN107945761A

Abstract

本申请实施例提供一种存储单元、像素电路及其驱动方法、显示面板，涉及显示技术领域，用于降低穿戴设备的功耗。上述存储单元包括第一晶体管、第二晶体管以及第三晶体管；第一晶体管的栅极与第二晶体管的第二极相连接，第一晶体管的第一极与第一电压端相连接，第一晶体管的第二极与第三晶体管的栅极相连接；第二晶体管的栅极和第一极与第一电压端相连接；第三晶体管的第一极与第二晶体管的第二极相连接，第三晶体管的第二极与第二电压端相连接；其中，第三晶体管的宽长比大于第二晶体管的宽长比。该存储单元用于存储信号。

Description

一种存储单元、像素电路及其驱动方法、显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种存储单元、像素电路及其驱动方法、显示面板。

背景技术

显示装置在穿戴设备中的应用越来越广泛。对于一些具有显示功能的穿戴设备而言，例如智能手表，通常需要具备低功耗的特性，以达到省电，延长续航能力的目的。

发明内容

本发明的实施例提供一种存储单元、像素电路及其驱动方法、显示面板，用于降低穿戴设备的功耗。

为达到上述目的，本发明的实施例采用如下技术方案：

本申请实施例的一方面，提供一种存储单元，包括第一晶体管、第二晶体管以及第三晶体管；所述第一晶体管的栅极与所述第二晶体管的第二极相连接，所述第一晶体管的第一极与第一电压端相连接，所述第一晶体管的第二极与所述第三晶体管的栅极相连接；所述第二晶体管的栅极和第一极与所述第一电压端相连接；所述第三晶体管的第一极与所述第二晶体管的第二极相连接，所述第三晶体管的第二极与第二电压端相连接；其中，所述第三晶体管的宽长比大于所述第二晶体管的宽长比。

可选的，所述第一晶体管为P型晶体管，所述第二晶体管和所述第三晶体管为N型晶体管；或者，所述第一晶体管为N型晶体管，所述第二晶体管和所述第三晶体管为P型晶体管。

本申请实施例的另一方面，提供一种像素电路，包括写入单元、显示驱动单元以及如上所述的任意一种存储单元；所述写入单元与所述存储单元和所述显示驱动单元相连接；所述写入单元用于向所述存储单元和所述显示驱动单元提供数据电压；所述存储单元用于对所述数据电压进行存储；所述显示驱动单元还与所述存储单元以及像素电极相连接；所述显示驱动单元用于根据所述写入单元输出的数据电压或者所述存储单元存储的数据电压，对所述像素电极进行充电。

可选的，所述显示驱动单元还与第一显示信号线和第二显示信号线相连接；在所述存储单元包括第一晶体管和第二晶体管的情况下，所述显示驱动单元包括第四晶体管和第五晶体管；所述第四晶体管的栅极与所述写入单元和第一晶体管的第二极相连接，所述第四晶体管的第一极与所述第一显示信号线相连接，所述第四晶体管的第二极与所述像素电极相连接；所述第五晶体管的栅极与所述第二晶体管的第二极相连接，所述第五晶体管的第一极与所述像素电极相连接，所述第五晶体管的第二极与所述第二显示信号线相连接。

可选的，所述显示驱动单元还与第一显示信号线和第二显示信号线相连接；在所述存储单元包括第一晶体管和第二晶体管的情况下，所述显示驱动单元包括第四晶体管和第五晶体管；所述第四晶体管的栅极与所述第一显示信号线相连接，所述第四晶体管的第一极与所述写入模块和所述第一晶体管的第二极相连接，所述第四晶体管的第二极与所述像素电极相连接；所述第五晶体管的栅极与所述第二显示信号线相连接，所述第五晶体管的第一极与所述像素电极相连接，所述第五晶体管的第二极与所述第二晶体管的第二极相连接。

可选的，所述写入模块连接栅线和数据线；所述写入单元包括第六晶体管；所述第六晶体管的栅极与所述栅线相连接，所述第六晶体管的第一极与所述数据线相连接，所述第六晶体管的第二极与所述存储单元和显示驱动单元相连接。

本申请实施例提供一种显示面板，包括多个像素单元，所述像素单元至少包括N个第一颜色亚像素、N个第二颜色亚像素以及N个第三颜色亚像素；N≥2，N为正整数；所述第一颜色亚像素、所述第二颜色亚像素或所述第三颜色亚像素包括如上所述的任意一种像素电路；其中，所述第一颜色、所述第二颜色以及所述第三颜色用于构成三原色。

本申请实施例提供一种用于驱动如上所述的任意一种像素电路的方法，所述方法包括：写入单元向存储单元和显示驱动单元提供数据电压；存储单元对所述数据电压进行存储；显示驱动单元根据所述写入单元输出的数据电压对像素电极进行充电；或者，写入单元关闭，所述显示驱动单元根据所述存储单元存储的数据电压，对所述像素电极进行充电。

可选的，所述显示驱动单元还与第一显示信号线和第二显示信号线相连接的情况下，当所述写入单元关闭时，所述显示驱动单元对所述像素电极进行充电包括：所述显示驱动单元在所述存储单元存储的数据电压的控制下，将所述第一显示信号线输出的电压传输至所述像素电极；或者，所述显示驱动单元在所述存储单元存储的数据电压的控制下，将所述第二显示信号线输出的电压传输至所述像素电极。

可选的，所述显示驱动单元还与第一显示信号线和第二显示信号线相连接的情况下，当所述写入单元关闭时，所述显示驱动单元对所述像素电极进行充电包括：所述显示驱动单元在所述第一显示信号线输出的电压的控制下，将所述存储单元存储的数据电压传输至所述像素电极；或者，所述显示驱动单元在所述第二显示信号线输出的电压的控制下，将所述存储单元存储的数据电压传输至所述像素电极。

本申请实施例提供一种存储单元、像素电路及其驱动方法、显示面板，由上述可知，上述存储单元对节点的信号具有存储功能，因此，当穿戴设备，例如智能手表的显示面板采用MIP的设计方式时，可以将上述存储单元设置于穿戴设备的亚像素内，此时在该穿戴设备显示静态画面的情况下，上述存储单元可以将存储的信号提供至亚像素，以使得穿戴设备持续显示上述静态画面，从而在显示该静态画面时无需对栅线进行逐行扫描，并通过数据线向每个亚像素提供数据电压，进而达到降低显示功耗的目的。在此基础上，本申请实施例提供的存储单元中，节点，即第一晶体管的第二极与第三晶体管的栅极相连接，此时节点不会通过第三晶体管漏电至第二电压端。因此节点的信号能够保持，从而使得上述存储单元具有良好的信号保持能力。另一方面，上述存储单元由三个晶体管构成，因此该存储单元的结构简单，有利于降低生产成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种存储单元的结构示意图；

图2为具有图1中的存储单元的像素电路结构示意图；

图3为图2中各个模块的一种具体结构示意图；

图4为图2中各个模块的另一种具体结构示意图；

图5为本申请实施例提供的一种控制图3所示的像素电路的各个信号的时序图；

图6为本申请实施例提供的另一种控制图3所示的像素电路的各个信号的时序图；

图7为具有图2所示的像素电路在连续显示多帧画面时，部分元件输出信号的时序图；

图8为本申请实施例提供的一种显示面板的结构示意图。

附图标记：

10-存储单元；20-写入单元；30-显示驱动单元；100-像素单元；101-第一颜色亚像素；102-第二颜色亚像素；103-第三颜色亚像素。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本申请实施例提供一种存储单元10，如图1所示，该存储单元10包括第一晶体管M1、第二晶体管M2以及第三晶体管M3。

其中，第一晶体管M1的栅极与第二晶体管M2的第二极相连接，第一晶体管M1的第一极与第一电压端VDD相连接，第一晶体管M1的第二极与第三晶体管M3的栅极相连接。

第二晶体管M2的栅极和第一极与第一电压端VDD相连接。

第三晶体管的M3第一极与第二晶体管M2的第二极相连接，第三晶体管M3的第二极与第二电压端VSS相连接。

基于此，上述第一晶体管M1为P型晶体管，第二晶体管M2和第三晶体管M3为N型晶体管。或者，第一晶体管M1为N型晶体管，第二晶体管M2和第三晶体管M3为P型晶体管。以下为了方便说明，均是以图1所示的，第一晶体管M1为P型晶体管，第二晶体管M2和第三晶体管M3为N型晶体管为了进行的说明。

需要说明的是，上述第一晶体管M1、第二晶体管M2以及第三晶体管M3的第一极为源极，第二极为漏极；或者，第一晶体管M1、第二晶体管M2以及第三晶体管M3的第一极为漏极，第二极为源极。本申请对此不作限定。

此外，本申请是以第一电压端VDD输入恒定的高电平，第二电压端VSS输入恒定的低电平为例进行的说明。

在此基础上，该第三晶体管M3的宽长比大于第二晶体管M2的宽长比。在此情况下，当第三晶体管M3和第二晶体管M2的栅极均输入高电平时，该第三晶体管M3优先第二晶体管M2导通。

可选的，上述第二晶体管M2的尺寸与第三晶体管M3的尺寸的比值为1:5。

基于此，当图1中，节点Q接收到高电平时，第三晶体管M3导通，将第二电压端VSS输入的低电平传输至节点Q’。此时，在该节点Q’的控制下，第一晶体管M1导通，第一电压端VDD输入的高电平通过第一晶体管M1传输至节点Q，使得节点Q保持高电平。在此情况下，当无信号向节点Q提供时，由于第三晶体管M3和第一晶体管M1能够保持大同状态，因此节点Q仍然能够保持高电平，节点Q’仍然能够保持低电平，从而可以实现节点Q高电平的存储。

或者，当节点Q接收到低电平时，第三晶体管M3截止。此时，第二晶体管M2在第一电压端VDD的控制下导通，并将第一电压端VDD输出的高电平传输至节点Q’。此时，在节点Q’的控制下，第一晶体管M1截止，使得节点Q保持低电平。在此情况下，当无信号向节点Q提供时，由于第三晶体管M3和第一晶体管M1能够保持截止状态，第二晶体管M2保持导通状态，因此节点Q仍然能够保持低电平，节点Q’仍然能够保持高电平，从而可以实现节点Q低电平的存储。

由上述可知，一方面，上述存储单元10对节点Q的信号具有存储功能，因此，当穿戴设备，例如智能手表的显示面板采用MIP(Memory In Pixel，存储电路集成于亚像素)的设计方式时，可以将上述存储单元10设置于穿戴设备的亚像素内，此时在该穿戴设备显示静态画面的情况下，上述存储单元10可以将存储的信号提供至亚像素，以使得穿戴设备持续显示上述静态画面，从而在显示该静态画面时无需对栅线进行逐行扫描，并通过数据线Data向每个亚像素提供数据电压Vdata，进而达到降低显示功耗的目的。在此基础上，本申请实施例提供的存储单元10中，节点Q，即第一晶体管M1的第二极与第三晶体管M3的栅极相连接，此时节点Q不会通过第三晶体管M3漏电至第二电压端VSS。因此节点Q的信号能够保持，从而使得上述存储单元10具有良好的信号保持能力。

另一方面，上述存储单元10由三个晶体管构成，因此该存储单元10的结构简单，有利于降低生产成本。

本申请实施例提供一种像素电路，该像素电路采用上述MIP的设置方式。具体的，如图2所示，上述像素电路包括写入单元20、显示驱动单元30以及如上所述的任意一种存储单元10。

其中，写入单元20与存储单元10、显示驱动单元30相连接。该写入单元20用于向存储单元10和显示驱动单元30提供数据电压Vdata。

具体的，在该存储单元10的结构如上所述时，如图3所示，上述写入单元20与该存储单元10中的节点Q(即第一晶体管M1的第二极)相连接。

由上述可知，该上述存储单元10用于对该写入单元20提供的数据电压Vdata进行存储。

此外，上述显示驱动单元30还与存储单元10以及像素电极相连接。该显示驱动单元30用于根据写入单元20输出的数据电压Vdata或者存储单元10存储的数据电压Vdata，对像素电极进行充电(像素电压Vpixel)。由于像素电极与公共电极(公共电压Vcom)之间形成有液晶电容C，当像素电极被充电后，该液晶电容C的电容值发生变化，从而可以控制设置有该像素电极的亚像素中的液晶分子发生偏转，达到控制显示灰阶的目的。

需要说明的是，当存储单元10的结构如上述所述时，如图3所示，该显示驱动单元30与该存储单元10中的节点Q(即第一晶体管M1的第二极)相连接。

该像素电路具有与前述实施例提供的存储单元10相同的技术效果，此处不再赘述。

以下，对上述像素电路中写入单元20以及显示驱动单元30的结构进行详细的说明。

具体的，如图3所示，该显示驱动单元30还与第一显示信号线FRP和第二显示信号线XFRP相连接。此时，在存储单元10包括第一晶体管M1和第二晶体管M2的情况下，上述显示驱动单元30包括第四晶体管M4和第五晶体管M5。

其中，第四晶体管M4的栅极与写入单元20和第一晶体管M1的第二极相连接。如图3所示，该该第四晶体管M4的栅极、写入单元20以及第一晶体管M1的第二极连接于节点Q。

此外，第四晶体管M4的第一极与第一显示信号线FRP相连接，第四晶体管M4的第二极与像素电极相连接。

第五晶体管M5的栅极与第二晶体管M2的第二极相连接，第五晶体管M5的第一极与像素电极相连接，第五晶体管M5的第二极与第二显示信号线XFRP相连接。

或者，上述显示驱动单元30还与第一显示信号线FRP和第二显示信号线XFRP相连接，且显示驱动单元30包括第四晶体管M4和第五晶体管M5，储单元10包括第一晶体管M1和第二晶体管M2的情况下，该显示驱动单元30的结构还可以如图4所示。

具体的，第四晶体管M4的栅极与第一显示信号线FRP相连接，第四晶体管M4的第一极与写入模块20和第一晶体管M1的第二极相连接，如图4所示，第四晶体管M4的第一极、写入模块20第一晶体管M1的第二极连接于节点Q。

此外，第四晶体管M4的第二极与像素电极相连接。

第五晶体管M5的栅极与第二显示信号线XFRP相连接，第五晶体管M5的第一极与像素电极相连接，第五晶体管M5的第二极与第二晶体管M2的第二极相连接。

需要说明的是，如图5所示，本实施例是以上述第一显示信号线FRP输出的信号与公共电压Vcom的波形一致；第二显示信号线XFRP输出的信号与公共电压Vcom的波形相反为例进行的说明。

在此基础上，上述写入模块连接栅线Gate和数据线Data。该写入单元20如图3或图4所示包括第六晶体管M6。

其中，第六晶体管M6的栅极与栅线Gate相连接，第六晶体管M6的第一极与数据线Data相连接，第六晶体管M6的第二极与存储单元10和显示驱动单元30相连接。

具体的，当存储单元10的结构如上所述时，该第六晶体管M6的第二极与第一晶体管M1的第二极连接于节点Q。

当显示驱动单元30的结构如图3所示时，该第六晶体管M6的第二极与第四晶体管M4的栅极连接于节点Q。

或者，当显示驱动单元30的结构如图4所示时，该第六晶体管M6的第二极与第四晶体管M4的第一极连接于节点Q。

需要说明的是，上述第四晶体管M4、第五晶体管M5以及第六晶体管M6可以均为N型晶体管或者均为P型晶体管。本实施例对此不作限定，为了方便说明，均是以第四晶体管M4、第五晶体管M5以及第六晶体管M6均为N型晶体管为例进行的说明。

此外，该第四晶体管M4、第五晶体管M5以及第六晶体管M6的第一极为源极，第二极为漏极；或者第一极为漏极，第二极为源极。

显示面板通常可以分为常黑模式显示面板或者常白模式显示面板。其中，对于常黑模式的显示面板而言，当像素电压Vpixel与公共电压Vcom之间的压差Vp为高电平(例如上述压差Vp的绝对值大于零)，此时亚像素显示白态，使得背光源的光线能够透过；当像素电压Vpixel与公共电压Vcom之间的压差Vp为低电平(例如零)此时亚像素显示黑态，使得背光源的光线无法透过。

本申请对显示面板为常黑模式或常白模式不作限定，为了方便说明，以下以具有该像素电路的显示面板为常黑模式的显示面板为例，对图3所示的像素电路的驱动过程进行详细的举例说明。

具体的，当数据线Data输入高电平时，该像素电路的驱动过程为：

在如图5所示的T1阶段，栅线Gate输入高电平，此时图3中的第六晶体管M6导通。数据线Data输入的高电平通过第六晶体管M6传输至节点Q。

在节点Q的作用下，第三晶体管M3导通。由于第三晶体管M3的尺寸大于第二晶体管M2的尺寸，因此在第三晶体管M3和第二晶体管M2的栅极均输入高电平的情况下，第三晶体管M3先导通，该第三晶体管M3能够将第二电压端VSS提供的低电平传输至节点Q’的能力要大于第二晶体管M2将第一电压端VDD提供的高电平传输至节点Q’的能力。因此，此时节点Q’为低电平。

在节点Q’的作用下，第一晶体管M1导通，将第一电压端VDD输出的高电平传输至节点Q，从而使得该节点Q能够保持高电平。此外，第五晶体管M5处于截止状态。

在节点Q的作用下，第四晶体管M4导通，将第一显示信号线FRP输出的信号传输至像素电极。此时，由于该第一显示信号线FRP输出的信号的波形与公共电压Vcom的波形相同，因此充入至该像素电极的像素电压Vpixel如图5所示为低电平，与公共电压Vcom相同，此时像素电压Vpixel与公共电压Vcom的压差Vp为零，该显示面板显示黑态。

在此情况下，在上述T1阶段的后半部分以及第二阶段T2，栅线Gate输入低电平，数据线Data不再输入数据电压Vdata。此时，由于存储单元10可以持续保持节点Q为高电平，节点Q’持续保持低电平，第四晶体管M4持续保持导通状态，从而将第一显示信号线FRP输出的信号持续提供至像素电极，由于第一显示信号线FRP输出的信号的波形与公共电压Vcom的波形相同，因此由上述可知，像素电压Vpixel与公共电压Vcom的压差Vp仍然为零，显示面板保持黑态显示。

或者，当数据线Data输入低电平时，该像素电路的驱动过程为：

在如图6所示的T1阶段，栅线Gate输入高电平，此时图3中的第六晶体管M6导通。数据线Data输入的低电平传输至节点Q，第三晶体管M3和第四晶体管M4截止。

此时，在第二电压端VDD的控制下，第二晶体管M2导通，该第二电压端VDD输出的高电平通过第二晶体管M2传输至节点O’。

在节点Q’的控制下，第一晶体管M1截止，第五晶体管M5导通，将第二显示信号线XFRP输出的信号传输至像素电极。此时，如图6所示，由于该第二显示信号线XFRP输出的信号的波形与公共电压Vcom的波形相反，因此充入至该像素电极的像素电压Vpixel如图6所示为高电平，与公共电压Vcom相反，此时像素电压Vpixel与公共电压Vcom的压差Vp的绝对值大于零，该显示面板显示白态。

在此情况下的，在上述T1阶段的后半部分以及第二阶段T2，栅线Gate输入低电平，数据线Data不再输入数据电压Vdata，由于存储单元10中，第二晶体管M2持续导通，从而使得节点Q’持续保持高电平，节点Q持续保持低电平。此时第五晶体管M5持续保持导通状态，从而将第二显示信号线XFRP输出的信号持续提供至像素电极，由于第二显示信号线XFRP输出的信号的波形与公共电压Vcom的波形相反，因此由上述可知，像素电压Vpixel与公共电压Vcom的压差Vp的绝对值仍然大于零，在此情况下，显示面板保持白态显示。

需要说明的是，图4所示的像素电路的驱动过程同上所述，不同之处在于：例如，在数据线Data输入高电平，节点Q为高电平，节点Q’为低电平的情况下：

由于第一显示信号线FRP输出的信号的波形与公共电压Vcom的波形相同；第二显示信号线XFRP输出的信号的波形与公共电压Vcom的波形相反，因此当第二显示信号线XFRP输出高电平，控制第五晶体管M5导通时，该第五晶体管M5将节点Q’的低电平传输至像素电极，此时，像素电压Vpixel为低电平，与公共电压Vcom相同，像素电压Vpixel与公共电压Vcom的差值Vp为零，该显示面板显示黑态。

此外，当第一显示信号线FRP输出高电平，控制第四晶体管M4导通时，该第四晶体管M4将节点Q的高电平传输至像素电极，此时，像素电压Vpixel为高电平，与公共电压Vcom相同，像素电压Vpixel与公共电压Vcom的差值Vp为零，该显示面板显示黑态。

或者又例如，在数据线Data输入低电平，节点低为高电平，节点Q’为高电平的情况下：

当第二显示信号线XFRP输出高电平，控制第五晶体管M5导通时，该第五晶体管M5将节点Q’的高电平传输至像素电极，此时，像素电压Vpixel为高电平，与公共电压Vcom相反，像素电压Vpixel与公共电压Vcom的差值Vp的绝对值大于零，该显示面板显示白态。

此外，当第一显示信号线FRP输出高电平，控制第四晶体管M4导通时，该第四晶体管M4将节点Q的低电平传输至像素电极，此时，像素电压Vpixel为低电平，与公共电压Vcom相反，像素电压Vpixel与公共电压Vcom的差值Vp绝对值大于零，该显示面板显示白态。

需要说明的是，上述是以数据线Data输入高电平时，显示面板显示黑态，数据线输入低电平时，显示面板显示白态为例进行的说明。本申请实施例还可以采用相反的方式，例如数据线Data输入高电平时，显示面板显示白态，数据线输入低电平时，显示面板显示黑态，此时，需要将第一显示信号线FRP输出的信号的波形与公共电压Vcom的波形相反；第二显示信号线XFRP输出的信号的波形与公共电压Vcom的波形相同。

此外，上述显示面板还可以为常白模式，此时当像素电压Vpixel与公共电压Vcom之间的压差Vp为高电平(例如上述压差Vp的绝对值大于零)，此时亚像素显示黑态，使得背光源的光线无法透过；当像素电压Vpixel与公共电压Vcom之间的压差Vp为低电平(例如零)此时亚像素显示白态，使得背光源的光线能够透过。

由上述可知，如图7所示，在连续多帧(Frame)显示时，栅极驱动电路在逐行扫描的过程中，当一行亚像素中的存储单元10保持(Holding)该亚像素显示静态画面时，像素电极充入的像素电压Vpixel可以处于不断刷新(Refreshing)的状态，而无需数据线Data一致处于提供信号的状态，从而达到了减小功耗的目的。

本申请实施例提供一种显示面板，如图8所示，包括多个像素单元100，每个像素单元100至少包括N个第一颜色(R)亚像素101、N个第二颜色(B)亚像素102以及N个第三颜色(G)亚像素103，N≥2，N为正整数，图8以N＝4为例。

可选的，如图8所示，N个第一颜色(R)亚像素101连接同一条数据线，N个第二颜色(B)亚像素102连接同一条数据线，N个第三颜色(G)亚像素103连接同一条数据线。

基于此，第一颜色(R)亚像素101、第二颜色(B)亚像素102或第三颜色(G)亚像素103包括如上所述的任意一种像素电路。

其中，上述第一颜色(R)、第二颜色(B)以及第三颜色(G)用于构成三原色。

在此情况下，位于同一列的N个同一颜色的亚像素，例如，第一颜色(R)亚像素101可以通过控制各自的显示黑态或白态两种不同的状态，达到调节灰阶的目的。

在此情况下，当一个像素单元具有M种颜色亚像素(M≥3，M为正整数)时，具有该像素单元的显示面板显示的颜色为2^N×2^M种。当N＝4，M＝3时，具有该像素单元的显示面板显示的颜色为2⁴×2³＝128种。

需要说明的是，上述显示面板可以为在不加电时，显示黑态的常黑模式显示面板，例如AD-SDS(Advanced-Super Dimensional Switching，简称为ADS，高级超维场开关)型、IPS(In Plane Switch，横向电场效应)型显示面板。或者，还可以为不加电时，显示白态的常白模式显示面板，例如TN(Twist Nematic，扭曲向列)型显示面板。

此外，在本发明实施例中，显示面板可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。其中，该显示面板具有与前述实施例提供的像素电路相同的技术效果，此处不再赘述。

本申请实施例提供一种用于驱动如上所述的任意一种像素电路的方法，该方法包括：

首先，如图2所示的写入单元20向存储单元10和显示驱动单元30提供数据电压Vdata。

接下来，存储单元10对数据电压Vdata进行存储。

接下来，显示驱动单元30根据写入单元20输出的数据电压Vdata对像素电极进行充电。

或者，写入单元20关闭，显示驱动单元30根据存储单元10存储的数据电压，对像素电极进行充电。

上述像素电路的驱动方法具有与前述实施例提供的像素电路相同的技术效果，此处不再赘述。

以下对显示驱动电路30的控制方法进行说明。

例如，在显示驱动单元30还与第一显示信号线FRP和第二显示信号线XFRP相连接的情况下，当写入单元20关闭时，该显示驱动单元30对像素电极进行充电包括：

该显示驱动单元30在存储单元10存储的数据电压Vdata的控制下，将第一显示信号线FRP输出的电压传输至像素电极。

或者，显示驱动单元30在存储单元10存储的数据电压Vdata的控制下，将第二显示信号线XFRP输出的电压传输至像素电极。

其中，当显示驱动单元30的结构如图3所示时，该显示驱动单元30中各个晶体管的导通情况同上所述，此处不再赘述。

又例如，在显示驱动单元30还与第一显示信号线FRP和第二显示信号线XFRP相连接的情况下，当写入单元20关闭时，该显示驱动单元30对像素电极进行充电包括：

显示驱动单元30在第一显示信号线FRP输出的电压的控制下，将存储单元10存储Vdata的数据电压传输至像素电极；

或者，显示驱动单元30在第二显示信号线XFRP输出的电压的控制下，将存储单元10存储的数据电压Vdata传输至像素电极。

其中，当显示驱动单元30的结构如图4所示时，该显示驱动单元30中各个晶体管的导通情况同上所述，此处不再赘述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种存储单元，其特征在于，包括第一晶体管、第二晶体管以及第三晶体管；

所述第一晶体管的栅极与所述第二晶体管的第二极相连接，所述第一晶体管的第一极与第一电压端相连接，所述第一晶体管的第二极与所述第三晶体管的栅极相连接；

所述第二晶体管的栅极和第一极与所述第一电压端相连接；

所述第三晶体管的第一极与所述第二晶体管的第二极相连接，所述第三晶体管的第二极与第二电压端相连接；

其中，所述第三晶体管的宽长比大于所述第二晶体管的宽长比，所述第二晶体管的尺寸与第三晶体管的尺寸的比值为1:5；

所述第一晶体管为P型晶体管，所述第二晶体管和所述第三晶体管为N型晶体管；

或者，所述第一晶体管为N型晶体管，所述第二晶体管和所述第三晶体管为P型晶体管。

2.一种像素电路，其特征在于，包括写入单元、显示驱动单元以及如权利要求1所述的存储单元；

所述写入单元与所述存储单元和所述显示驱动单元相连接；所述写入单元用于向所述存储单元和所述显示驱动单元提供数据电压；

所述存储单元用于对所述数据电压进行存储；

所述显示驱动单元还与所述存储单元以及像素电极相连接；所述显示驱动单元用于根据所述写入单元输出的数据电压或者所述存储单元存储的数据电压，对所述像素电极进行充电。

3.根据权利要求2所述的像素电路，其特征在于，所述显示驱动单元还与第一显示信号线和第二显示信号线相连接；在所述存储单元包括第一晶体管和第二晶体管的情况下，所述显示驱动单元包括第四晶体管和第五晶体管；

所述第四晶体管的栅极与所述写入单元和第一晶体管的第二极相连接，所述第四晶体管的第一极与所述第一显示信号线相连接，所述第四晶体管的第二极与所述像素电极相连接；

所述第五晶体管的栅极与所述第二晶体管的第二极相连接，所述第五晶体管的第一极与所述像素电极相连接，所述第五晶体管的第二极与所述第二显示信号线相连接。

4.根据权利要求2所述的像素电路，其特征在于，所述显示驱动单元还与第一显示信号线和第二显示信号线相连接；在所述存储单元包括第一晶体管和第二晶体管的情况下，所述显示驱动单元包括第四晶体管和第五晶体管；

所述第四晶体管的栅极与所述第一显示信号线相连接，所述第四晶体管的第一极与所述写入单元和所述第一晶体管的第二极相连接，所述第四晶体管的第二极与所述像素电极相连接；

所述第五晶体管的栅极与所述第二显示信号线相连接，所述第五晶体管的第一极与所述像素电极相连接，所述第五晶体管的第二极与所述第二晶体管的第二极相连接。

5.根据权利要求2所述的像素电路，其特征在于，所述写入单元连接栅线和数据线；所述写入单元包括第六晶体管；

所述第六晶体管的栅极与所述栅线相连接，所述第六晶体管的第一极与所述数据线相连接，所述第六晶体管的第二极与所述存储单元和显示驱动单元相连接。

6.一种用于驱动如权利要求2-5任一项所述的像素电路的方法，其特征在于，所述方法包括：

写入单元向存储单元和显示驱动单元提供数据电压；

存储单元对所述数据电压进行存储；

显示驱动单元根据所述写入单元输出的数据电压对像素电极进行充电；

或者，写入单元关闭，所述显示驱动单元根据所述存储单元存储的数据电压，对所述像素电极进行充电。

7.根据权利要求6所述的方法，其特征在于，所述显示驱动单元还与第一显示信号线和第二显示信号线相连接的情况下，当所述写入单元关闭时，所述显示驱动单元对所述像素电极进行充电包括：

所述显示驱动单元在所述存储单元存储的数据电压的控制下，将所述第一显示信号线输出的电压传输至所述像素电极；

或者，所述显示驱动单元在所述存储单元存储的数据电压的控制下，将所述第二显示信号线输出的电压传输至所述像素电极。

8.根据权利要求6所述的方法，其特征在于，所述显示驱动单元还与第一显示信号线和第二显示信号线相连接的情况下，当所述写入单元关闭时，所述显示驱动单元对所述像素电极进行充电包括：

所述显示驱动单元在所述第一显示信号线输出的电压的控制下，将所述存储单元存储的数据电压传输至所述像素电极；

或者，所述显示驱动单元在所述第二显示信号线输出的电压的控制下，将所述存储单元存储的数据电压传输至所述像素电极。

9.一种显示面板，其特征在于，包括多个像素单元，所述像素单元至少包括N个第一颜色亚像素、N个第二颜色亚像素以及N个第三颜色亚像素；N≥2，N为正整数；

所述第一颜色亚像素、所述第二颜色亚像素或所述第三颜色亚像素包括如权利要求2-5任一项所述的像素电路；

其中，所述第一颜色、所述第二颜色以及所述第三颜色用于构成三原色。