CN107888164A - 一种基于fpga的小波分解变换系统及实现方法 - Google Patents

一种基于fpga的小波分解变换系统及实现方法 Download PDF

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Abstract

本发明涉及一种基于FPGA的小波分解变换系统，包括：信号数据选择模块、地址信号生成模块、信号数据存储模块、滤波器组模块、工作时钟变换模块、小波分解系数存储模块。本发明还涉及一种基于FPGA的小波分解变换的实现方法，包括如下步骤：信号数据选择步骤，地址信号生成步骤，滤波器组滤波步骤，工作时钟变换步骤，小波分解系数存储步骤。本发明的优点在于：本发明的小波分解变换系统，在硬件上可以实现三层小波分解变换；本发明的小波分解变换系统，计算精度高；本发明的小波分解变换系统，采用了循环方法，只使用了一组滤波器组，降低了硬件上逻辑元件的数量。

Description

一种基于FPGA的小波分解变换系统及实现方法
技术领域
本发明一种基于FPGA的小波分解变换系统及实现方法，属于信号处理技术领域，尤其涉及功率测量领域，可以用于非正弦波无功功率测量。
背景技术
电能作为人们广泛使用的能源，其质量关系到工农业生产、人民生活等社会生活的方方面面。随着技术发展，电力电子设备广泛使用，在电力网络中存在着大量的能量流动，无用功的增加威胁着电力网络的安全。因此，对电网中无功功率的测量是十分重要的。
现阶段，对于无功功率测量的方法有很多种，其中最常见的方法是傅立叶分析法。傅立叶分析适用于周期平稳的信号，对于一些具有突变特性的非平稳信号，其分辨率不高。在电力网络中，电压电流波形存在畸变，此时不能用傅立叶分析法很好的进行功率测量。小波变换是傅里叶分析理论的一个分支。波分析采用不同的分析途径，是通过对母波的平移和伸缩，用小波组合来表示所要分析的信号，可以分辨一个明显的瞬时脉冲信号，克服了傅立叶分析的局限性。因此，可以使用小波分析理论对电网中的电力信号进行无功功率测量。
发明内容
本发明的目的是设计一种基于FPGA的小波分解变换系统，以实现三层小波分解变换，可以应用于非正弦波无功功率测量中。
为实现上述目的，本发明一种基于FPGA的小波分解变换系统，包括：
信号数据选择模块A，用于确定需要变换的信号数据，判断小波分解变换次数，根据现实需求输出原始信号数据或是上一次变换后的系数数据，信号数据选择模块A与信号数据存储模块C的输入端相连，同时与小波分解系数存储模块F的输出端相连；
地址信号生成模块B，用于产生读写数据的地址信号，判断读写信号值，根据需求产生读写数据地址，地址信号生成模块B与信号数据存储模块C的输入端相连；
信号数据存储模块C，用于存储和读取需要进行滤波处理的数据，判断读写信号值，根据需要存储和读取数据，信号数据存储模块C与滤波器组模块D的输入端相连，同时与信号数据选择模块A和地址信号生成模块B的输出端相连；
滤波器组模块D，用于对需要滤波的信号进行滤波，滤波器组模块D与小波分解系数存储模块F的输入端相连，同时与信号数据存储模块C的输出端相连；
工作时钟变换模块E，用于对工作时钟进行频率变换，工作时钟变换模块E与小波分解系数存储模块F的输入端相连；
小波分解系数存储模块F，用于存储和读取进行过下采样后的数据，小波分解系数存储模块F与信号数据选择模块A的输入端相连，同时与滤波器组模块D和工作时钟变换模块E的输出端相连。
其中，地址信号生成模块B包含两个子模块，分别是读写信号判断和小波分解次数判断子模块、地址产生子模块。其中，地址产生子模块与读写信号判断和小波分解次数判断子模块的输出端相连，同时地址产生子模块与信号数据存储模块C的输入端相连。
其中，信号数据存储模块C包含多于原始信号数据一倍的存储空间。
其中，滤波器组模块D包含两个滤波器子模块，分别是低通分解滤波器Lo_D子模块和高通分解滤波器Hi_D子模块。其中，低通分解滤波器Lo_D子模块和高通分解滤波器Hi_D子模块分别与信号数据存储模块C的输出端相连，低通分解滤波器Lo_D子模块与小波分解系数存储模块F中近似系数存储子模块的输入端相连，高通分解滤波器Hi_D子模块与小波分解系数存储模块F中细节系数存储子模块的输入端相连。
其中，工作时钟变换模块E包含两个子模块，分别是时钟分频子模块和工作时钟选择子模块。其中，工作时钟选择子模块与时钟分频子模块的输出端相连，同时工作时钟选择子模块与小波分解系数存储模块F的输入端相连。
其中，小波分解系数存储模块F包含两个子模块，分别是近似系数存储子模块和细节系数存储子模块。其中，细节系数存储子模块与滤波器组模块D中高通分解滤波器Hi_D子模块的输出端相连，近似系数存储子模块与滤波器组模块D中低通分解滤波器Lo_D子模块的输出端相连，同时近似系数存储子模块与信号数据选择模块A的输入端相连。
为实现上述目的，本发明一种基于FPGA的小波分解变换的实现方法，包括如下步骤：
(1)信号数据选择步骤，信号数据选择模块A对输入的原始信号数据和上一次分解变换的信号数据进行选择性输出，当给入使能信号时，初始化状态下输出原信号的数据，其他状态均输出上一次小波变换后的数据；
(2)地址信号生成步骤，地址信号生成模块B首先判断小波分解变换次数，初始化状态下初始地址信号为0，其他状态下地址信号根据小波分解变换次数的不同变化，然后判断读写信号的值，向信号数据存储模块C读取、写入信号时地址信号变化的范围有所不同；
(3)滤波器组滤波步骤，滤波器组模块D从信号数据存储模块C中读取数据，分别通过低通分解滤波器Lo_D和高通分解滤波器Hi_D进行滤波；
(4)工作时钟变换步骤，工作时钟变换模块E从小波分解系数存储模块F中读取数据时工作时钟不变，从小波分解系数存储模块F中写入数据时工作时钟为原先的一半，实现下滤波后采样的过程；
(5)小波分解系数存储步骤，小波分解系数存储模块F通过工作时钟的变换，对滤波后的信号进行抽取后存入两个子模块(近似系数存储子模块和细节系数存储子模块)中，完成滤波后下采样的过程，输出小波分解系数并将近似系数送入信号数据选择模块A中进行判断。
其中，所述的滤波器组滤波步骤，在设计滤波器时先要设定低通分解滤波器和高通分解滤波器的系数。根据双尺度方程和其中为尺度函数、ψ(t)为小波函数、h0(n)是低通滤波器系数、h1(n)是高通滤波器系数、n是滤波器系数个数，计算出滤波器的系数，设计滤波器组。
其中，所述的小波分解系数存储步骤，是对滤波后的信号数据进行下采样处理后再进行存储，并将存储的近似系数信号数据输出至信号数据选择模块进行判断。根据一维Mallat分解算法，且其中，Cj+1,m是本次小波分解的近似系数、Dj+1,m是本次小波分解的细节系数、Cj,k是上一次小波分解的近似系数、h0是低通滤波器系数、h1是高通滤波器系数、k表示上一次小波分解的近似系数第k位、m表示本次小波分解系数的第m位。由此可知，信号经过滤波器滤波后还需要一个下采样处理才能得到小波分解系数，所以在数据读入小波分解系数存储模块的时候，根据工作时钟变换模块生成的时钟信号进行写入，实现滤波后下采样的过程；由于每一次小波分解都与上一次小波分解变换后的近似系数有关，且每一次变换的滤波器组均相同，所以将存储的近似系数信号数据输出至信号数据选择模块进行判断，循环执行步骤(1)～步骤(5)。
本发明一种基于FPGA的小波分解变换系统及实现方法，具有如下优点：
本发明的小波分解变换系统，在硬件上可以实现三层小波分解变换；
本发明的小波分解变换系统，计算精度高；
本发明的小波分解变换系统，采用了循环方法，只使用了一组滤波器组，降低了硬件上逻辑元件的数量。
附图说明
图1为本发明基于FPGA的小波分解变换的系统结构图。
图2为本发明基于FPGA的小波分解变换的方法流程图。
图3为本发明的小波分解系数曲线图。
图4为本发明的小波分解系数误差图。
具体实施方式
参照图1，本发明一种基于FPGA的小波分解变换系统包括：信号数据选择模块A，地址信号生成模块B，信号数据存储模块C，滤波器组模块D，工作时钟变换模块E和小波分解系数存储模块F。其中，地址信号生成模块B包含读写信号判断和小波分解次数判断子模块、地址产生子模块，信号数据存储模块C包含多于原始信号数据一倍的存储空间，滤波器组模块D包含低通分解滤波器Lo_D子模块和高通分解滤波器Hi_D子模块，工作时钟变换模块E包含时钟分频子模块和工作时钟选择子模块，小波分解系数存储模块F包含近似系数存储子模块和细节系数存储子模块两个存储模块。信号数据选择模块A实现信号数据选择，判断小波分解变换次数，输出原始信号数据或是上一次小波分解变换后的信号数据，接收小波分解系数存储模块F的输出数据同时输出的数据送入信号数据存储模块C中。地址信号生成模块B实现地址信号的生成，根据读写信号的不同、小波变换次数的不同，生成不同的地址信号，用于对信号数据进行存储，产生的地址信号送入信号数据存储模块C中。信号数据存储模块C实现信号数据的存储和读取，根据地址信号生成模块B生成的地址信号将信号数据选择模块A输出的数据进行存储或是将信号数据存储模块C中的数据取出，输出的数据送入滤波器组模块D中。滤波器组模块D实现信号的滤波，从信号数据存储模块C中取出的数据通过滤波器组，对信号进行低通滤波和高通滤波，得到低通滤波后的信号和高通滤波后的信号，输出的数据送入小波分解系数存储模块F中。工作时钟变换模块E实现工作时钟的变换，当对滤波器组输出的信号进行下采样时工作时钟频率为滤波器组时钟频率的一半，当向小波分解系数存储模块F中读取数据时时钟频率与滤波器组时钟频率相同，产生的时钟信号送入小波分解系数存储模块F中。小波分解系数存储模块F实现小波系数的存储和读取，存储时将工作时钟变换模块E输出的信号经过下采样后存入小波分解系数存储模块F中，高通滤波器滤出的信号下采样后存储在细节系数存储子模块，低通滤波器滤出的信号下采样后存储在近似系数存储子模块；读取时将小波分解系数存储模块F中存储的数据读出，将细节系数存储子模块中的细节系数和近似系数存储子模块的近似系数同时输出，其中近似系数还要输入到信号数据选择模块A中。
本系统的工作原理如下：
信号数据选择模块A是对需要进行小波分解变换的信号数据进行选择，初始状态下没有进行过小波分解变换，此时信号数据选择模块A输出原始信号数据；当进行过小波分解变换时，信号数据选择模块A输出上一次小波分解变换后的信号数据。
地址信号生成模块B是生成存储器的地址信号，在存储信号数据选择模块A输出的M个数据时，地址信号接着上一次存储信号地址再生成M个地址；在读取信号数据存储模块C中的数据时，滤波器的系数为L个，需要输出(M+L-1)个数据，地址信号从上一次存储信号地址的初始地址再生成(M+L-1)个地址。
信号数据存储模块C是对信号数据选择模块A输出的信号数据进行存储，输出的信号数据作为滤波器组模块D的输入。根据地址信号生成模块B输出的地址信号，在相应的地址中存储数据或从相应的地址中读取数据。
滤波器组模块D是对信号数据存储模块C输出的信号数据进行滤波。滤波器组模块D包含低通分解滤波器Lo_D子模块和高通分解滤波器Hi_D子模块，从信号数据存储模块C输出的N个信号数据经过滤波器Lo_D和滤波器Hi_D后分别得到N个滤波后的信号数据。
工作时钟变换模块E是小波分解系数存储模块F的工作时钟信号。根据Mallat算法，且其中，Cj+1,m是本次小波分解的近似系数、Dj+1,m是本次小波分解的细节系数、Cj,k是上一次小波分解的近似系数、h0是低通滤波器系数、h1是高通滤波器系数、k表示上一次小波分解的近似系数第k位、m表示本次小波分解系数的第m位。所以在将滤波器组模块D的输出数据存入小波分解系数存储模块F中时，小波分解系数存储模块F的工作时钟频率应为滤波器组模块D的工作时钟频率的一半，实现滤波后下采样过程。在读取小波分解系数存储模块F中的数据时，则不用对工作时钟信号频率做改变，与滤波器组模块D的工作时钟频率相同即可。
小波分解系数存储模块F是对小波系数的存储和读取。高通滤波器滤出的信号下采样后存储在细节系数存储子模块，低通滤波器滤出的信号下采样后存储在近似系数存储子模块。根据Mallat算法，本层近似系数、细节系数是对上一层近似系数做小波分解变换得到的，所以近似系数存储器中的信号数据需要输入到信号数据选择模块A中。
参照图2，本发明一种基于FPGA的小波分解变换方法，包括以下步骤：
步骤1，对输入的信号数据进行选择，输出所需要处理的信号数据。
信号数据选择模块A判断系统是否进行过小波分解变换，如果没有进行过小波分解变换或已完成三层小波分解变换则表示小波分解变换次数的标志信号为“00”，此时输出的为原始信号数据；如果表示小波分解变换次数的标志信号不为“00”，即小波变换已进行过小波分解变换且未完成三层小波分解变换，此时输出的为上一次小波分解变换的近似系数信号数据。
步骤2，产生信号数据存储模块的地址信号。
2.1)判断系统此时是否进行过复位操作，如果系统复位，则地址信号数据清零。
2.2)根据读写信号的值，判断系统此时是对信号数据存储模块进行读操作还是写操作。如果读写信号的值为‘1’，则系统此时是对信号数据存储模块进行读操作，已知滤波器系数为L个，从本次初始地址开始生成与(M+L-1)个地址；如果读写信号的值为‘0’，则系统此时是对信号数据存储模块进行写操作，从本次初始地址开始生成与信号数据选择模块输出个数相同的M个地址。
2.3)根据表示小波分解变换次数的标志信号确定初始地址位置，预留出地址空间。由于每进行一次小波分解变换，数据个数均减少一半，若上一次小波分解变换预留的地址空间为N，则本次小波分解变换预留的地址空间为N/2。
步骤3，信号数据存储模块对需要进行小波分解变换的信号数据进行存储和读取。
根据读写信号和地址信号，对需要进行小波分解变换的信号数据进行存取和读取。当读写信号的值为‘1’时，进行读操作；当读写信号的值为‘0’时，进行写操作。
步骤4，对信号数据存储模块输出的信号数据进行低通滤波和高通滤波。
步骤5，对小波分解系数存储模块的工作时钟进行变换。
5.1)对与滤波器组的工作时钟同频的时钟信号进行分频变换，生成的新工作时钟频率为原先的一半。
5.2)对工作时钟进行选择。根据读写信号的值，判断系统此时是对小波分解系数存储模块进行读操作还是写操作。当读写信号的值为‘1’时，进行读操作，此时输出对与滤波器组的工作时钟同频的工作时钟；当读写信号的值为‘0’时，进行写操作，此时输出5.1)中生成的新工作时钟。
步骤6，小波分解系数存储模块对小波系数进行存储和读取。
6.1)采用步骤5中的工作时钟对小波系数进行存储，此时读写信号的值为‘0’，将通过高通分解滤波器Hi_D的信号数据存入细节系数存储器，将通过低通分解滤波器Lo_D的信号数据存入近似系数存储器。
6.2)采用步骤5中的工作时钟将小波系数存储模块中的信号数据输出，此时读写信号的值为‘1’。其中，近似系数存储器中的近似系数在输出的同时输入到信号数据选择模块中。
本发明的设计与仿真实验说明：
本发明实施例使用的是Altera公司的Quatus II开发软件进行设计和仿真实验的。采用Cyclone IV GX系列芯片实现本发明提出的小波分解变换系统。本发明中涉及到的滤波器、存储器、除法器均是用Quatus II提供的IP核实现的。
本发明一种基于FPGA的小波分解变换系统，采用一组滤波器组循环使用的方式进行三层小波分解，与将三个滤波器组罗列的非循环设计方式相比，在很大程度上降低了硬件上资源的消耗。资源消耗对比如表1所示。
表1资源消耗
表1中，资源消耗降低百分比为本发明循环方式实现的系统相对于滤波器组罗列非循环方式实现的系统，资源消耗降低的百分比。
本发明的仿真实验采用三组不同类型的信号做小波变换，分别是正弦波信号、非正弦波信号和存在突变性质的信号。正弦波信号使用的是正弦信号s＝25600sin(ωt+π/4)；非正弦波信号使用的是三个正弦信号叠加而成的信号，s＝5120(sin(ωt+π/4)+sin(3ωt+π/6)+sin(5ωt-π/2))；存在突变性质的信号使用的是在一个周期内的分段信号，假设基波信号周期为T,当0<t<T/2时，s＝20480sin(ωt+π/4)+1024sin(3ωt+π/2)+6144sin(5ωt-π/6)，当T/2<t<T时，s＝20480sin(ωt+π/4)+1024sin(3ωt+π/2)。在系统平稳时，系统计算的小波系数与理论值之间的相对误差如表2所示。
正弦波信号 非正弦波信号 突变信号
最大值 1.6961E-02 5.2988E-02 7.1376E-03
最小值 4.7110E-06 1.0421E-07 2.8824E-06
平均值 3.0530E-04 7.8767E-04 2.2644E-04
方差 2.0201E-06 1.2695E-05 2.4421E-07
表2平稳时计算的相对误差
表2中，可以看到在系统平稳时计算的小波分解系数的误差很小，计算十分精确，对于突变信号的小波系数计算尤为明显。
图3表示小波系数理论计算值与本发明提出的小波分解变换系统计算的小波系数值的的对比图。
图4表示本发明提出的小波分解变换系统计算的小波系数值与理论值之间的误差图。

Claims (9)

1.一种基于FPGA的小波分解变换系统，特征在于，该系统包括：
信号数据选择模块，用于确定需要变换的信号数据，判断小波分解变换次数，根据现实需求输出原始信号数据或是上一次变换后的系数数据，信号数据选择模块与信号数据存储模块的输入端相连，同时与小波分解系数存储模块的输出端相连；
地址信号生成模块，用于产生读写数据的地址信号，判断读写信号值，根据需求产生读写数据地址，地址信号生成模块与信号数据存储模块的输入端相连；
信号数据存储模块，用于存储和读取需要进行滤波处理的数据，判断读写信号值，根据需要存储和读取数据，信号数据存储模块与滤波器组模块的输入端相连，同时与信号数据选择模块和地址信号生成模块的输出端相连；
滤波器组模块，用于对需要滤波的信号进行滤波，滤波器组模块与小波分解系数存储模块的输入端相连，同时与信号数据存储模块的输出端相连；
工作时钟变换模块，用于对工作时钟进行频率变换，工作时钟变换模块与小波分解系数存储模块的输入端相连；
小波分解系数存储模块，用于存储和读取进行过下采样后的数据，小波分解系数存储模块与信号数据选择模块的输入端相连，同时与滤波器组模块和工作时钟变换模块的输出端相连。
2.根据权利要求1所述的一种基于FPGA的小波分解变换系统，其特征在于：所述的地址信号生成模块包含两个子模块，分别是读写信号判断和小波分解次数判断子模块、地址产生子模块；其中，地址产生子模块与读写信号判断和小波分解次数判断子模块的输出端相连，同时地址产生子模块与信号数据存储模块C的输入端相连。
3.根据权利要求1所述的一种基于FPGA的小波分解变换系统，其特征在于：所述的信号数据存储模块包含多于原始信号数据一倍的存储空间。
4.根据权利要求1所述的一种基于FPGA的小波分解变换系统，其特征在于：所述的滤波器组模块包含两个滤波器子模块，分别是低通分解滤波器Lo_D子模块和高通分解滤波器Hi_D子模块；其中，低通分解滤波器Lo_D子模块和高通分解滤波器Hi_D子模块分别与信号数据存储模块的输出端相连，低通分解滤波器Lo_D子模块与小波分解系数存储模块中近似系数存储子模块的输入端相连，高通分解滤波器Hi_D子模块与小波分解系数存储模块中细节系数存储子模块的输入端相连。
5.根据权利要求1所述的一种基于FPGA的小波分解变换系统，其特征在于：所述的工作时钟变换模块包含两个子模块，分别是时钟分频子模块和工作时钟选择子模块；其中，工作时钟选择子模块与时钟分频子模块的输出端相连，同时工作时钟选择子模块与小波分解系数存储模块F的输入端相连。
6.根据权利要求1所述的一种基于FPGA的小波分解变换系统，其特征在于：所述的小波分解系数存储模块包含两个子模块，分别是近似系数存储子模块和细节系数存储子模块；其中，细节系数存储子模块与滤波器组模块D中高通分解滤波器Hi_D子模块的输出端相连，近似系数存储子模块与滤波器组模块D中低通分解滤波器Lo_D子模块的输出端相连，同时近似系数存储子模块与信号数据选择模块A的输入端相连。
7.一种基于FPGA的小波分解变换的实现方法，特征在于：该方法包括如下步骤：
(1)信号数据选择步骤，信号数据选择模块对输入的原始信号数据和上一次分解变换的信号数据进行选择性输出，当给入使能信号时，初始化状态下输出原信号的数据，其他状态均输出上一次小波变换后的数据；
(2)地址信号生成步骤，地址信号生成模块首先判断小波分解变换次数，初始化状态下初始地址信号为0，其他状态下地址信号根据小波分解变换次数的不同变化，然后判断读写信号的值，向信号数据存储模块读取、写入信号时地址信号变化的范围有所不同；
(3)滤波器组滤波步骤，滤波器组模块从信号数据存储模块中读取数据，分别通过低通分解滤波器Lo_D和高通分解滤波器Hi_D进行滤波；
(4)工作时钟变换步骤，工作时钟变换模块从小波分解系数存储模块中读取数据时工作时钟不变，从小波分解系数存储模块F中写入数据时工作时钟为原先的一半，实现下滤波后采样的过程；
(5)小波分解系数存储步骤，小波分解系数存储模块通过工作时钟的变换，对滤波后的信号进行抽取后存入近似系数存储子模块和细节系数存储子模块中，完成滤波后下采样的过程，输出小波分解系数并将近似系数送入信号数据选择模块中进行判断。
8.根据权利要求7所述的一种基于FPGA的小波分解变换的实现方法，其特征在于：所述的滤波器组滤波步骤，在设计滤波器时先要设定低通分解滤波器和高通分解滤波器的系数；根据双尺度方程和其中为尺度函数、ψ(t)为小波函数、h0(n)是低通滤波器系数、h1(n)是高通滤波器系数、n是滤波器系数个数，计算出滤波器的系数，设计滤波器组。
9.根据权利要求7所述的一种基于FPGA的小波分解变换的实现方法，其特征在于：所述的小波分解系数存储步骤，是对滤波后的信号数据进行下采样处理后再进行存储，并将存储的近似系数信号数据输出至信号数据选择模块进行判断；根据一维Mallat分解算法，且其中，C j+1,m是本次小波分解的近似系数、Dj+1,m是本次小波分解的细节系数、C j,k是上一次小波分解的近似系数、h0是低通滤波器系数、h1是高通滤波器系数、k表示上一次小波分解的近似系数第k位、m表示本次小波分解系数的第m位。
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