CN107852152A - 分布式马赫‑曾德尔调制器(mzm)驱动时延补偿 - Google Patents

分布式马赫‑曾德尔调制器(mzm)驱动时延补偿 Download PDF

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Abstract

提供了一种用于分段式马赫‑曾德尔调制器(Mach‑Zehnder Modulator，MZM)等调制器的电子驱动电路。所述电子驱动电路包括实施为第一互补型金属氧化物半导体(complementary metal‑oxide‑semiconductor，CMOS)逆变器的第一时延缓冲器和实施为第二CMOS逆变器的第二时延缓冲器。所述第二CMOS逆变器在所述第一CMOS逆变器之后并且具有第二栅极宽度，所述第二栅极宽度小于所述第一CMOS逆变器的第一栅极宽度。所述第一CMOS逆变器用于根据收到的电信号产生第一延迟电信号，所述第二CMOS逆变器用于根据所述第一CMOS逆变器所产生的所述第一延迟电信号产生第二延迟电信号。

Description

分布式马赫-曾德尔调制器(MZM)驱动时延补偿
相关申请案交叉申请
本申请要求2015年5月28日递交的发明名称为“分布式马赫-曾德尔调制器(MZM)驱动时延补偿(Distributed Mach-Zehnder Modulator(MZM)Driver DelayCompensation)”的第14/723,839号美国非临时专利申请案的在先申请优先权，该在先申请的内容以引用的方式并入本文本中。
背景技术
马赫-曾德尔调制器(Mach-Zehnder Modulator，MZM)将接收的光输入(例如光信号)分解为几个部分。一部分被提供给第一臂(例如波导)，而另一部分被提供给第二臂。相位变化被应用到通过一个或两个臂传播的光信号部分，使得在稍后将光信号部分重组时，发生相长或相消干扰。应用到光信号部分的相位变化是耦合到MZM的电子驱动电路所提供的电输入电压的函数。
一个分段式MZM包含沿一个或两个臂应用的多个电输入。电子驱动电路为每个电输入提供电输入电压。设计分段式MZM的一个主要挑战是在从电子驱动电路收到的电信号和通过臂传播的光信号的各自速度不同的情况下确保这些信号对齐。这在将硅波导的光指数4与硅二氧化碳层间电介质的电指数2进行比较时显而易见。因为电信号快于光信号，所以一种常见方法是在电子驱动电路中插入额外时延。
将时延引入电子驱动电路的一种已知方法是使用传输线。传输线提供非常准确的时延以及精确的时延控制，但是它们存在若干缺点。例如，传输线需要受控阻抗设计并且容易串扰。另外，传输线的路由需要复杂的曲折流程。因此，传输线模式很大，这会直接转化为高成本。此外，传输线需要大功率放大器，其通常实施基于模拟的拓扑，以进行驱动和接收。
另外，通常实施缓冲级来驱动大电容负载，因此它们的栅极宽度大小一般随每个额外级别而增加。然而，实施宽度呈扇形渐增的时延缓冲级导致了约20皮秒(picosecond，ps)的大时延，相应地导致工艺/电压/温度(process/voltage/temperature，PVT)角的精度低至约10ps。对于硅光子应用，所需的时延量在一个尴尬的范围内，若使用常规时延技术来实现，则该范围太小，而若在不考虑传输线效应的情况下无源实现，则该范围又太大。因此，一个主要问题是如何实现比正常可获得的时延小得多的有源时延。
发明内容
在一项实施例中，本发明包括一种用于调制器的电子驱动电路，包括：第一时延缓冲器，实施为具有第一栅极宽度的第一互补型金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)逆变器，其中所述第一CMOS逆变器用于根据收到的电信号产生第一延迟电信号；以及所述第一时延缓冲器之后的第二时延缓冲器，其中所述第二时延缓冲器实施为具有第二栅极宽度的第二CMOS逆变器，所述第二栅极宽度小于所述第一CMOS逆变器的所述第一栅极宽度，并且所述第二CMOS逆变器用于根据所述第一CMOS逆变器所产生的所述第一延迟电信号产生第二延迟电信号。
在另一项实施例中，本发明包括一种用于调制器的电子驱动电路，包括：第一时延级，其包括具有第一栅极宽度的第一有源时延元件，其中所述第一有源时延元件将第一有源时延引入收到的电信号中以产生第一延迟信号；以及第二时延级，其可操作地耦合到所述第一时延级，其中所述第二时延级包括第一无源时延元件和第二有源时延元件，所述第二有源时延元件具有第二栅极宽度，所述第二栅极宽度小于所述第一有源时延元件的所述第一栅极宽度，并且所述第一无源时延元件将第一无源时延引入所述第一延迟信号中且所述第二有源时延元件将第二有源时延引入所述第一延迟信号中以产生第二延迟信号。
在又一项实施例中，本发明包括一种驱动调制器的方法，包括：在第一时延级，使用具有第一栅极宽度的第一CMOS逆变器根据收到的电信号生成第一延迟电信号；将所述第一延迟电信号输出到第一输出缓冲器和第二时延级；在所述第二时延级，使用无源时延元件和第二CMOS逆变器根据所述第一延迟电信号生成第二延迟电信号，所述第二CMOS逆变器具有第二栅极宽度，所述第二栅极宽度小于所述第一CMOS逆变器的所述第一栅极宽度；以及将所述第二延迟电信号输出到第二输出缓冲器。
结合附图和权利要求书可以从下文的详细描述中更清楚地理解这些和其它特征。
附图说明
为了更透彻地理解本发明，现参阅结合附图和具体实施方式而描述的以下简要说明，其中的相同参考标号表示相同部分。
图1是耦合到传统电子驱动电路的分段式MZM的示意图。
图2是用于驱动分段式MZM的实施例电子驱动电路的示意图。
图3是实施例电子驱动电路的缓冲器中的CMOS逆变器的示意图。
图4是CMOS插入器中的p沟道金属氧化物半导体(p-channel metal-oxide-semiconductor，PMOS)的电路模型。
图5是CMOS插入器中的n沟道金属氧化物半导体(n-channel metal-oxide-semiconductor，NMOS)的电路模型。
图6是图2的实施例电子驱动电路的功能电路模型。
图7A是图6的功能电路模型的第一部分，示出图2的实施例电子驱动电路的第一与第二输出之间的第一时延。
图7B是图6的功能电路模型的第二部分，示出图2的实施例电子驱动电路的第二与第三输出之间的第二时延。
图8是对由于预模拟模型下的不同晶体管大小调整条件中的PVT变化而引起的时延进行比较的表，不包括固定时延。
图9是对由于后模拟模型下的不同晶体管大小调整条件中的PVT变化而引起的时延进行比较的表。
图10是驱动分段式MZM的实施例方法的流程图。
具体实施方式
首先应理解，尽管下文提供一项或多项实施例的说明性实施方案，但所公开的系统和/或方法可使用任何数目的技术来实施，无论该技术是当前已知还是现有的。本发明决不应限于下文所说明的说明性实施方案、附图和技术，包括本文所说明并描述的示例性设计和实施方案，而是可在所附权利要求书的范围以及其等效物的完整范围内修改。
本文公开了一种用于驱动分段式MZM的电子驱动电路。如下文将更充分说明的那样，电子驱动电路使用大小渐减的时延缓冲级来产生时延。具体而言，实施栅极宽度按序减小的CMOS时延缓冲级以引入所需的少量额外时延，从而实现精准的时延。该方案避免了需要大空间、更复杂的设计、更高功耗的传输线设计。通过本文公开的电子驱动电路，时延补偿展示为精确到PVT角下所设计的8ps总时延中的3ps内。这明显优于会通过有源时延来实现的典型的100％误差范围。另外，实现了光域与电域中的各分段之间的大延迟时间匹配。本文公开的技术直接适用于每信道25吉比特每秒(Giga bits per second，GBPS)及更高速率的高速光通信。
图1描绘了耦合到分段式MZM 102的传统电子驱动电路100。MZM 102用于将光输入(例如光信号)分解为第一部分和第二部分。光输入的第一部分路由到MZM 102的第一臂104(例如波导)并通过第一臂104进行传播，而光输入的第二部分路由到MZM 102的第二臂106并通过第二臂106进行传播。在图1中，将相位变化应用到通过第一臂104传播的输入信号的第一部分。相位变化量是耦合到MZM 102的传统电子驱动电路100在第一分段108、第二分段110和第三分段112处提供的电输入电压的函数。尽管示出了三个分段，但是第一臂104可包括任意数量的分段。由于将相位变化应用到通过第一臂104传播的输入信号的第一部分，所以稍后将输入信号的两个部分重组时，在光输出处发生相长或相消干扰。但是，确保来自传统电子驱动电路100的电信号与MZM 102的光信号对齐是富有挑战性的。
图2描绘了用于驱动分段式MZM(例如图1的MZM 102)的实施例电子驱动电路200。图2表示多信道(例如4信道)分布式电子驱动电路的单个信道，其中每个信道的操作都相似。换言之，电子驱动电路200可包括任意数量的信道。在一实施例中，与驱动电路200相似的驱动电路可以可操作地耦合到MZM的每个臂，以便同时改变每个臂的相位。
在一实施例中，电子驱动电路200包括置于第一时延级204与第二时延级206之间的第一输出缓冲器202(例如缓冲放大器)、置于第二时延级206与第三时延级210之间的第二输出缓冲器208、第三时延级210之后的第三输出缓冲器212。第一时延级204用于从特定信道(例如信道1)接收输入信号(例如电信号)。第一时延级204还用于向第一输出缓冲器202输出电信号，随后向第一分段(例如图1中的第一分段108)和第二时延级206输出电信号。第二时延级206从第一时延级204接收电信号。第二时延级206用于向第二输出缓冲器208输出电信号，随后向第二分段(例如图1中的第二分段110)和第三时延级210输出电信号。第三时延级210从第二时延级206接收电信号。第三时延级210用于向第三输出缓冲器212输出电信号，随后向第三时延级(例如图1中的第三分段112)和假负载214输出电信号。在一实施例中，假负载214允许时延级(例如第二和第三时延级206、210)的设计相似。尽管图2示出了三个时延级204、206、210和三个输出缓冲器202、208、212，但是电子驱动电路200内可使用任意数量的时延级和输出缓冲器。如下文将更充分地说明的那样，图2中的时延级204、206、210中的每一个用于将一个时延增加到该级所接收的电信号中。
在一实施例中，图2中的第二时延级206和第三时延级210各自包括一个金属线路层216。金属线路层216用于提供无源固定时延。在一实施例中，金属线路层216的长度约为650微米(micrometer，μm)，其对应于约4ps的无源固定时延。金属线路层216还用来将时延级的输出与时延级的输入串联在一起，但是不充当传输线。如本领域技术人员已知的那样，只要金属线路层长度是波长的很小一部分，就可以忽略传输线效应。就高达约25千兆赫(GigaHertz，GHz)的频率内容而言，计算出介电常数为4的波长约为6000μm。通常，小于波长的十分之一的长度可以视为集总长度，这在本示例中将长度限制为600μm。在一实施例中，金属线路层216的长度约为650μm。因此，可以安全地忽略传输线效应。
第一时延级204包括第一时延缓冲器218，第二时延级206包括第二时延缓冲器220，第三时延级210包括第三时延缓冲器222。如下文将更充分地说明的那样，时延缓冲器218、220、222用于提供有源时延。在一实施例中，第一、第二和第三时延缓冲器218、220、222中的每一个提供约4ps的有源时延。在一实施例中，需要来自时延级(例如时延级204、206)的总共8ps的时延，其中4ps是固定时延且来自无源金属线路层(例如金属线路层216)，另外的4ps是有源时延且来自时延缓冲器(例如时延缓冲器218、220、222)。在一实施例中，第一、第二和第三时延缓冲器218、220、222以及第一、第二和第三输出缓冲器202、208、212中的每一个实施为一个CMOS逆变器。
图3描绘了适合用作本文公开的时延缓冲器和输出缓冲器的CMOS逆变器300。CMOS逆变器300包括PMOS晶体管302和NMOS晶体管304。在CMOS逆变器300中，NMOS晶体管304和PMOS晶体管302的栅极和漏极耦合在一起，PMOS晶体管302的源级耦合到电源，NMOS晶体管304的源级接地。每种晶体管类型在栅极处提供输入电容负载。尽管PMOS晶体管302和NMOS晶体管304有着本质区别，但是逆变器旨在给出对称的上升/下降次数。
在一实施例中，用作输出缓冲器(例如输出缓冲器202、208、212)的每个CMOS逆变器300的栅极宽度是相同的。换言之，第一输出缓冲器202中的CMOS逆变器300的栅极宽度等于第二输出缓冲器208中的CMOS逆变器300的栅极宽度。同样地，第二输出缓冲器208中的CMOS逆变器300的栅极宽度等于第三输出缓冲器212中的CMOS逆变器300的栅极宽度。在一实施例中，用作输出缓冲器的每个CMOS逆变器300的栅极宽度较小(例如在约5微米到10微米之间)。
在一实施例中，用作时延缓冲器(例如时延缓冲器218、220、222)的每个CMOS逆变器300的栅极宽度随着每个连续的时延级而变小。换言之，第三时延缓冲器222中的CMOS逆变器300的栅极宽度小于第二时延缓冲器220中的CMOS逆变器300的栅极宽度。同样地，第二时延缓冲器220中的CMOS逆变器300的栅极宽度小于第一时延缓冲器218中的CMOS逆变器300的栅极宽度。这一概念通过在图2中用来表示第一、第二和第三时延缓冲器218、220、222的三角形的大小来表示。按序减小的栅极宽度配置利用以下事实：时延缓冲器的输入电容与栅极宽度成正比，输出电阻与栅极宽度成反比。如下文将更充分地说明的那样，使用连续时延级204、206、210中的时延缓冲器的甚至更小的栅极宽度还利用以下事实：第n个输出上的时延与电阻(R)和电容(C)的乘积以及第n个时延缓冲器上的输出电阻和第n+1个时延缓冲器上的输入电容的乘积近似成正比。
为了帮助理解按序减小的栅极大小提供较短的延迟时间的原因，等效电路晶体管模型可能有帮助。就此而言，图4和图5分别提供了PMOS晶体管302的小信号电路模型400和NMOS晶体管304的小信号电路模型500。模型400、500中的每一个包括一个栅极(G)、一个源级(S)和一个漏极(D)。模型400、500是相似的，因为它们都包括栅极电容(例如Cgp、Cgn)和沟道电阻(例如Rop、Ron)。模型400、500各自还分别包括一个跨导元件402、502，跨导元件输出电流作为栅极与源级之间的电压的函数。输入电容随着栅极宽度而成正比增加，输出沟道电阻与栅极宽度成反比。
通过CMOS拓扑，计划仅一个晶体管在任何给定时间开启，实际上，这是一个很好的假设，因为仅一个晶体管在约95％的时间中是开启的。此外，每个晶体管的跨导元件402、502可以从时延电路模型中丢弃。因此，如针对图2中的框图的一阶模型，图4和图5所示的模型可以推广到图6所示的时延电路模型600。如图所示，Cn和Rn(其中n是整数1、2、3……)分别是第n个时延缓冲级的有效输入电容和输出电阻。Cb是输出缓冲器提供的输入电容。Cb的值与Rn/Cn无关，是由输出缓冲级的栅极宽度控制的，并且有意设计为具有较小的栅极宽度以限制其对时延的影响。时延电路模型600还包括与图2的金属线路层216类似的金属线路层616(或其它固定无源时延元件)。
有源时延可近似为RC时延，其中，R是等效沟道电阻，C包括紧跟其后的输出缓冲器的栅极电容。图7A和图7B分别示出了电路模型600中的需要用来计算时延的相关电路模型部分700、702。如图7A所示，第一与第二输出之间的(例如，图2中的第一输出缓冲器202的输入与第二输出缓冲器208的输入之间的)有源时延与R1和C1的乘积(图6)无关，但是与R1和C2的乘积有关。为了将有源延迟时间减到最少，需要同时减小R和C分量。通过在较早的时延级中使用较宽的栅极宽度来减小R1。类似地，通过在较晚的时延级中使用较窄的栅极宽度来减小C2。这样，每个连续时延级的宽度长度(width to length，W/L)比渐减，这使得RC时间常数减小。这意味着，相对于产生有源时延的其它已知方法，通过为每一级使用大小依次减小的CMOS栅极能够实现小得多的有源时延。
可以看到，使用所公开拓扑的时延包括有源时延贡献(例如，由时延缓冲器提供)加上无源固定时延(例如，由金属线路层提供)。对于RC时间常数，使用系数2.2来计算10％至90％的上升/下降延迟时间。因此，各级之间的总时延可如图7A和7B所示来计算。例如，总时延可近似为T1＝2.2(R1)(Cb+C2)+固定时延，以及T2＝2.2(R2)(Cb+C3)+固定时延。
通过使用本文公开的设计，总时延可控制为各级(例如图2中的时延级204、206、210)之间的换算系数的函数。例如，使用栅极宽度分别为4w、2w和w的时延缓冲器(例如图2中的时延缓冲器218、220、222)，其中w是PMOS/NMOS设备的某一单位栅极宽度。在这种情况下，每个连续时延级中的时延缓冲器的栅极宽度按系数2减小。如果需要较小的有源时延，则时延缓冲器尺寸可分别改为16w、4w、w，使得每个连续时延级中的时延缓冲器的栅极宽度按系数4减小。通过这一改变，输出电阻降至1/4，而输入电容加倍，使得时延的净效应缩减一半。本领域技术人员将认识到，由于输出缓冲器负载Cb、金属线路层寄生元件和/或模型中没有的额外寄生元件，时延可能不会精确地减半。类似地，由于额外负载，第一与第二输出缓冲器之间的时延和第二与第三输出缓冲器之间的时延可能稍有不同。栅极宽度可相应地调整。在一实施例中，时延缓冲器的栅极宽度在约120微米(第一级的最大栅极宽度)到30微米(最后一级的最小栅极宽度)之间。
由于功耗与fCV2成正比，其中，f是频率，C是电容，V是电压，所以第一级栅极宽度不断增加会导致功耗越来越大。当可能需要额外的预缓冲级来驱动这一大的第一级时，这会进一步加剧。这表明，从功耗角度来看，可能最好是趋向于有稍多时延，而不是更少时延。
仅有源时延对PVT角敏感，而无源时延对PVT相对不敏感。本文公开的概念利用固定时延不敏感性，使得每个时延段旨在使固定时延最大化且有源延时时间最小化。来自有源设备的较小的时间常数允许PVT上较小的变化，这意味着时延更精确。使用最小栅极长度来保持最快可能转换速度。
为了进行比较，图8的表800提供了不包括固定时延部分的预布局模拟模型。为了保持高收益，对所有PVT角情况进行分析。物理过程中的影响栅极尺寸、移动性或其它晶体管特征的变化可能导致晶体管动作变慢或变快。类似地，较高的供电电压通过支持较高的电流来支持更快的转换。温度较低使移动性提高，这也支持更快的切换。在图8提供的模拟结果中，慢-慢(Slow-Slow，SS)、标准-标准(Typical-Typical，TT)和快-快(Fast-Fast，FF)中的过程不同；供电电压从0.95V、1V到1.05V；温度从-40℃、+50℃到+120℃。
在图8中，最后一行表示时延缓冲器的输出之间的(例如，图2中的第一输出缓冲器202的输入与第二输出缓冲器208的输入之间的)时延的实际设计。正如预期的那样，该场景提供了基于绝对时间(例如皮秒(picosecond，ps))的最小时延和最小时延变化。在大小渐增的情况下，将第一时延级和第三时延级(例如，图2中的第一时延级204和第三时延级210)的晶体管大小进行交换。可以清楚地看到，与大小渐减的时延缓冲器相比，大小渐增的时延缓冲器显示出更大的总时延以及时延中的更大的绝对变化。具有大小相同的时延缓冲器的场景假设第二时延级(例如第二时延级206)的大小调整也用于第一和第三时延级。对于大小相同的时延缓冲器，实际大小不是主要因素，因为改变栅极宽度会同时改变处于相反方向的R和C。
图9的表900提供了包括布局寄生效应和固定时延的后布局模拟模型。结果显示，与所有角的平均值相比，大小渐减的时延缓冲器显示变化在3.1ps或37.58％内。还将对大小相同的时延缓冲级与实际设计中的第二时延级大小调整进行的比较应用到第一级和第三级。与预布局模拟趋势一致，大小相同的时延缓冲级设计显示了基于绝对和百分比的比大小渐减的时延缓冲级设计大的变化，并且具有超过10ps的高标称时延和超过4.5ps的变化。
图10描绘了驱动分段式MZM等调制器的方法1000。在需要延迟电信号以使它们与通过分段式MZM传播的光信号对齐时，可实施方法1000。在步骤1002中，在第一时延级，使用具有第一栅极宽度的第一CMOS逆变器根据收到的电信号生成第一延迟电信号。在步骤1004中，将第一延迟电信号输出到第一输出缓冲器和第二时延级。在步骤1006中，在第二时延级，使用无源时延元件和第二CMOS逆变器根据第一延迟电信号生成第二延迟电信号。第二CMOS逆变器具有第二栅极宽度，第二栅极宽度小于第一CMOS逆变器的第一栅极宽度。在步骤1008中，将第二延迟电信号输出到第二输出缓冲器。
由上可知，本领域技术人员将认识到，公开了一种采用大小渐减的时延缓冲级在分布式MZM驱动器中进行时延补偿的新电路。该电路具有紧凑、提供准确的时延以及保持PVT角的精度的优势，从而支持高收益。此外，在理解本技术后可以很容易地设计该电路。
虽然本发明中已提供若干实施例，但应理解，在不脱离本发明的精神或范围的情况下，本发明所公开的系统和方法可以以许多其它特定形式来体现。本发明的实例应被视为说明性而非限制性的，且本发明并不限于本文本所给出的细节。例如，各种元件或部件可以在另一系统中组合或合并，或者某些特征可以省略或不实施。
此外，在不脱离本发明的范围的情况下，各种实施例中描述和说明为离散或单独的技术、系统、子系统和方法可以与其它系统、模块、技术或方法进行组合或合并。展示或论述为彼此耦合或直接耦合或通信的其它项也可以采用电方式、机械方式或其它方式通过某一接口、设备或中间部件间接地耦合或通信。其它变化、替代和改变的示例可以由本领域的技术人员在不脱离本文精神和所公开的范围的情况下确定。

Claims (20)

1.一种用于调制器的电子驱动电路，其特征在于，包括：
第一时延缓冲器，实施为具有第一栅极宽度的第一互补型金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)逆变器，其中所述第一CMOS逆变器用于根据收到的电信号产生第一延迟电信号；以及
所述第一时延缓冲器之后的第二时延缓冲器，其中所述第二时延缓冲器实施为具有第二栅极宽度的第二CMOS逆变器，所述第二栅极宽度小于所述第一CMOS逆变器的所述第一栅极宽度，并且所述第二CMOS逆变器用于根据所述第一CMOS逆变器所产生的所述第一延迟电信号产生第二延迟电信号。
2.根据权利要求1所述的电子驱动电路，其特征在于，还包括所述第二时延缓冲器之后的第三时延缓冲器，所述第三时延缓冲器实施为具有第三栅极宽度的第三CMOS逆变器，所述第三栅极宽度小于所述第二CMOS逆变器的所述第二栅极宽度，其中所述第三CMOS逆变器根据所述第二CMOS逆变器所产生的所述第二延迟电信号产生第三延迟电信号。
3.根据权利要求2所述的电子驱动电路，其特征在于，所述第一延迟电信号被提供给第一输出缓冲器，所述第二延迟电信号被提供给第二输出缓冲器，所述第三延迟电信号被提供给第三输出缓冲器。
4.根据权利要求3所述的电子驱动电路，其特征在于，所述第一输出缓冲器、所述二输出缓冲器和所述第三输出缓冲器中的每一个被实施为一个输出CMOS逆变器。
5.根据权利要求2所述的电子驱动电路，其特征在于，所述第二时延缓冲器包括可操作地耦合到所述第二CMOS逆变器的第一金属线路层，所述第三时延缓冲器包括可操作地耦合到所述第二CMOS逆变器的第二金属线路层。
6.根据权利要求5所述的电子驱动电路，其特征在于，所述第一CMOS逆变器、所述第二CMOS逆变器和所述第三CMOS逆变器各自产生一个有源时延，并且所述第一金属线路层和所述第二金属线路层各自产生一个无源时延。
7.根据权利要求6所述的电子驱动电路，其特征在于，所述有源时延为4皮秒(picosecond，ps)，并且所述无源时延为4ps。
8.根据权利要求2所述的电子驱动电路，其特征在于，所述第一栅极宽度是4w，所述第二栅极宽度是2w，所述第三栅极宽度是w，其中w是单位栅极宽度，使得连续缓冲级中的每一个的所述栅极宽度按系数2减小。
9.根据权利要求2所述的电子驱动电路，其特征在于，所述第一栅极宽度是16w，所述第二栅极宽度是4w，所述第三栅极宽度是w，其中w是单位栅极宽度，使得所述连续缓冲级中的每一个的所述栅极宽度按系数4减小。
10.一种用于调制器的电子驱动电路，其特征在于，包括：
第一时延级，其包括具有第一栅极宽度的第一有源时延元件，其中所述第一有源时延元件将第一有源时延引入收到的电信号中以产生第一延迟信号；以及
第二时延级，其可操作地耦合到所述第一时延级，其中所述第二时延级包括第一无源时延元件和第二有源时延元件，所述第二有源时延元件具有第二栅极宽度，所述第二栅极宽度小于所述第一有源时延元件的所述第一栅极宽度，并且所述第一无源时延元件将第一无源时延引入所述第一延迟信号中且所述第二有源时延元件将第二有源时延引入所述第一延迟信号中以产生第二延迟信号。
11.根据权利要求10所述的电子驱动电路，其特征在于，第三时延级可操作地耦合到所述第二时延级，所述第三时延级包括第二无源时延元件和第三有源时延元件，所述第三有源时延元件具有小于所述第二栅极宽度的第三栅极宽度，并且所述第二无源时延元件将第二无源时延引入所述第二延迟信号中且所述第三有源时延元件将第三有源时延引入所述第二延迟信号中以产生第三延迟信号。
12.根据权利要求11所述的电子驱动电路，其特征在于，所述第一有源时延元件、所述第二有源时延元件和所述第三有源时延元件中的每一个是置于时延缓冲器中的一个互补型金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)逆变器。
13.根据权利要求11所述的电子驱动电路，其特征在于，所述第一延迟信号被提供给第一输出缓冲器，所述第二延迟信号被提供给第二输出缓冲器，所述第三延迟信号被提供给第三输出缓冲器。
14.根据权利要求13所述的电子驱动电路，其特征在于，所述第一输出缓冲器、所述第二输出缓冲器和所述第三输出缓冲器中的每一个是一个互补型金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)逆变器。
15.根据权利要求10所述的电子驱动电路，其特征在于，所述无源时延元件是金属线路层。
16.根据权利要求15所述的电子驱动电路，其特征在于，所述金属线路层的长度至少为650微米(micrometer，μm)。
17.一种驱动调制器的方法，其特征在于，包括：
在第一时延级，使用具有第一栅极宽度的第一互补型金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)逆变器根据收到的电信号生成第一延迟电信号；
将所述第一延迟电信号输出到第一输出缓冲器和第二时延级；
在所述第二时延级，使用无源时延元件和第二CMOS逆变器根据所述第一延迟电信号生成第二延迟电信号，所述第二CMOS逆变器具有第二栅极宽度，所述第二栅极宽度小于所述第一CMOS逆变器的所述第一栅极宽度；以及
将所述第二延迟电信号输出到第二输出缓冲器。
18.根据权利要求17所述的方法，其特征在于，还包括：将所述第二延迟电信号输出到第三时延级；以及在所述第三时延级处，使用另一无源时延元件和第三CMOS逆变器根据所述第二延迟电信号生成第三延迟电信号，所述第三CMOS逆变器具有第三栅极宽度，所述第三栅极宽度小于所述第二CMOS逆变器的所述第二栅极宽度。
19.根据权利要求18所述的方法，其特征在于，还包括将所述第三电信号输出到第三输出缓冲器。
20.根据权利要求19所述的方法，其特征在于，所述第一输出缓冲器、所述第二输出缓冲器和所述第三输出缓冲器各自实施为一个输出CMOS逆变器，并且所述无源时延元件中的每一个是一个金属线路层。
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