CN107846212A - 高端电源开关控制电路 - Google Patents

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Abstract

一种用于控制高端电源开关的电路。该电路包括具有锁存电路的电平转换电路。所述电平转换电路被配置为接收控制信号，以选择性地将所述锁存电路配置为处于设置状态以将第一输出信号提供给高端电源开关以及处于重置状态以将第二输出信号提供给高端电源开关，其中所述第二输出信号与所述第一输出信号不同。

Description

高端电源开关控制电路
技术领域
本发明涉及一种高端(high-side)电源开关控制电路。具体地，本发明涉及一种适用于桥式驱动器或半桥式驱动器的高端电源开关控制电路。
背景技术
图1示出了传统的半桥驱动电路100。电路100被配置为接收高端输入HIN和低端输入LIN，以用于控制高端输出HO和低端输出LO。低端输出LO可以在电压电平COM和VCC之间变化。例如，COM的电位可能处于接地(0V)，而VCC的电位可能为20V。高端输出HO可以在浮动电压电平VS和VB之间变化。|VB-VS|是高端电路的电源电压的大小，而|VCC-COM|是低端电路的电源电压的大小。VS是参考COM的浮动电压，其可以处于低于COM的低电压或处于高于COM的非常高的电压(例如处于600V)。高端输出HO和低端输出LO被分别设置为驱动相应的电源开关(未示出)，该电源开关进一步连接到负载。如图1所示，电路100包括输入逻辑模块，其被设置成接收高端输入HIN和低端输入LIN。输入逻辑模块分别与提供低端输出LO的低端电路和提供高端输出HO的高端电路连接。
低端电路包括第一通路和第二通路，其中第一通路具有与VCC连接的欠压锁定(UVLO)模块，而第二通路具有延迟器模块和缓冲器模块。由两个开关构成的低端驱动模块横跨VCC和COM连接。更具体地，缓冲器模块与该两个开关的栅极连接。该两个开关的漏极与低端输出LO连接。
高端电路包括脉冲发生器，其与输入逻辑模块连接并被设置成接收由输入逻辑模块处理的信号。脉冲发生器与具有两个开关101，102(高压LDMOS器件)的电平转换电路连接，更具体地，脉冲发生器与该两个开关101，102的栅极连接。两个开关101，102的源极连接在一起并连接到COM。开关101的漏极与连接到脉冲滤波器105的RB节点连接，脉冲滤波器105又连接到RS锁存器180的端子。开关102的漏极与连接到脉冲滤波器107的SB节点连接，脉冲滤波器105又连接到RS锁存器180的端子。电平转换电路还包括设置在RB节点和VB之间的电阻器170和设置在SB节点和VB之间的电阻器172。缓冲器模块106和具有两个开关107,108的高端驱动器模块连接在RS锁存器180的输出和高端输出HO之间。开关107,108的漏极与高端输出HO连接。
美国专利5,514,981公开了与图1的布置相似的驱动电路。
图2显示了高端输入HIN、SB节点、RB节点和高端输出HO的波形。如图所示，在高端输出HO的状态改变期间(作为高端输入HIN的状态变化的结果)，由于这些节点处的电容，共模噪声存在于RB节点和SB节点。在两个电阻器170,172具有相同电阻并且两个开关器件101,102(高压LDMOS器件)具有相同的尺寸的电路配置中，在RB节点和SB节点产生的共模噪声具有基本相同的幅度。如果这种共模噪声被允许通过脉冲滤波器105，其可能会将RS锁存器180转向错误的状态。在某些应用中，这种锁存开/锁存关故障可能会烧毁或损坏由驱动器电路驱动的外部半桥装置(未示出)中的电源开关。在一些其他应用中，集成电路100也可能被烧毁或损坏。
发明内容
根据本发明的第一方面，提供了一种用于控制高端电源开关的电路，包括：电平转换电路，包括锁存电路；所述电平转换电路被配置为接收控制信号，以选择性地将所述锁存电路配置为处于设置状态以将第一输出信号提供给高端电源开关以及处于重置状态以将第二输出信号提供给高端电源开关，所述第二输出信号与所述第一输出信号不同。集成在电平转换电路中的锁存电路可以用作存储电路或单元以“保持”电平转换电路的状态。
在第一方面的一个实施方式中，所述电平转换电路进一步包括与所述锁存电路可操作地连接的第一高压开关装置和第二高压开关装置；其中，所述第一高压开关装置和所述第二高压开关装置各自被布置为接收控制信号，以选择性地将所述锁存电路配置为处于所述设置状态和所述重置状态。
在第一方面的一个实施方式中，所述电平转换电路由所述第一高压开关装置，所述第二高压开关装置和所述锁存电路组成。换句话说，电平转换电路仅由这些部件形成。下游的高端电源开关控制电路不需要包含任何其他锁存电路。
在第一方面的一个实施方式中，所述第一高压开关装置和所述第二高压开关装置是高压半导体开关。优选地，所述第一高压开关装置和所述第二高压开关装置是高压LDMOS，每个高压LDMOS都被配置为在其栅极处接收控制信号。
在第一方面的一个实施方式中，所述锁存电路包括以下一个或多个：逻辑电路；至少两个背对背连接的反相器或开关装置；一个或多个边沿触发的触发器；以及上述组合中的任意一种。
在第一方面的一个实施方式中，所述锁存电路包括：第一反相器，与所述第一高压开关装置可操作地连接并且被布置成由高端电压源供电；以及第二反相器，与所述第二高压开关装置可操作地连接并且被布置成由所述高端电压源供电；所述第一反相器和所述第二反相器被连接成至少以下一者：所述第一反相器的输入端连接到所述第二反相器的输出端；以及所述第二反相器的输入端连接到所述第一反相器的输出端。
在第一方面的一个实施方式中，所述第一反相器的输出端和所述第二反相器的输出端中的一个或两个被布置成用作用于控制高端电源开关的调节电路的输出。
在第一方面的一个实施方式中，所述锁存电路还包括与所述第一反相器的输出端和所述第二反相器的输出端连接的比较器，所述比较器用于向用于控制所述高端电源开关的调节电路提供输出。
在第一方面的一个实施方式中，所述锁存电路包括：第三半导体开关，与所述第一高压开关装置和所述第二高压开关装置可操作地连接；以及第四半导体开关，与所述第一高压开关装置和所述第二高压开关装置可操作地连接；其中所述第三半导体开关和所述第四半导体开关被连接成：所述第三半导体开关的栅极与所述第四半导体开关的漏极连接；所述第四半导体开关的栅极与所述第三半导体开关的漏极连接；以及所述第三半导体开关的源极和所述第四半导体开关的源极彼此连接。
在第一方面的一个实施方式中，所述第三半导体开关的漏极和所述第四半导体开关的漏极中的一个或两个被布置成用作用于控制高端电源开关的调节电路的输出。
在第一方面的一个实施方式中，所述第三半导体开关的源极和所述第四半导体开关的源极接到高端浮动电压。
在第一方面的一个实施方式中，所述锁存电路进一步包括：第一电阻器，连接在所述第三半导体开关的漏极和高端电压源之间；以及第二电阻器，连接在所述第四半导体开关的漏极和高端电压源之间。
在第一方面的一个实施方式中，所述锁存电路进一步包括：第五半导体开关，与所述第一高压开关装置和所述第二高压开关装置可操作地连接；以及第六半导体开关，与所述第一高压开关装置和所述第二高压开关装置可操作地连接；其中所述第五半导体开关和所述第六半导体开关被连接成：所述第五半导体开关的栅极与所述第六半导体开关的漏极连接；所述第六半导体开关的栅极与所述第五半导体开关的漏极连接；所述第五半导体开关的源极和所述第六半导体开关的源极彼此连接；其中所述第五半导体开关和所述第六半导体开关的栅极连接到所述高端电压源；以及其中所述第五半导体开关的栅极与所述第三半导体开关的栅极连接，并且所述第六半导体开关的栅极与所述第四半导体开关的栅极连接。
在第一方面的一个实施方式中，所述第三半导体开关的源极和所述第四半导体开关的源极连接到高端电压源。
在第一方面的一个实施方式中，所述锁存电路进一步包括：第三电阻器，连接在所述第三半导体开关的漏极和高端浮动电压之间；以及第四电阻器，连接在所述第四半导体开关的漏极和高端浮动电压之间。
根据本发明的第二方面，提供了一种半桥驱动电路，其包括根据本发明的第一方面的电路。
根据本发明的第三方面，提供了一种集成电路，其包括根据本发明的第一方面的电路。
通过考虑以下的详细描述和附图，本发明的其它特征和方面将变得显而易见。
附图说明
现在将参考附图以示例的方式来描述本发明的实施方式，其中：
图1是传统半桥驱动电路的示意图；
图2示出了图1的传统半桥驱动电路的高端电路的转换波形；
图3是具有根据本发明一个实施方式的电平转换电路的高端控制电路的示意性电路图；
图4示出了图3的高端控制电路的转换波形；
图5A是根据本发明一个实施方式的电平转换电路的电路图；
图5B是根据本发明一个实施方式的电平转换电路的电路图；
图5C是根据本发明一个实施方式的电平转换电路的电路图；以及
图6是根据本发明一个实施方式的电平转换电路的电路图。
在详细解释本发明的任何结构之前，应理解，本发明在其应用中不限于在下面的描述中阐述或在下面的附图中示出的部件结构和布置细节。本发明能够具有其它结构并能够以各种方式被实践或实现。
具体实施方式
图3示出了本发明一个实施方式的简化的高端控制电路300。电路300可以被设置成代替图1的电路100中的传统高端控制电路(脉冲发生器下游的高端电路部分)。如图3所示，电路300包括具有两个高压LDMOS器件301，302的电平转换电路以及由背对背连接(back-to-back connected)的反相器303，304形成的集成锁存电路。在该实施方式中，两个高压LDMOS器件301，302具有相同的器件尺寸。高压LDMOS器件301，302中的每一个都被设置成在栅极接收来自脉冲发生器(未示出)的控制信号。高压LDMOS器件301，302的源极连接在一起并连接到COM。高压LDMOS器件301，302与锁存电路连接。更具体地，高压LDMOS器件301的漏极连接到反相器303的输入端；高压LDMOS器件302的漏极连接到反相器304的输入端。第一反相器303的输入端连接到第二反相器304的输出端，第二反相器304的输入端连接到第一反相器303的输出端。SB节点设置在反相器304的输出端；RB节点设置在反相器303的输出端。两个反相器303，304都由高端电压源VB供电。在本实施方式中，SB节点的输出被用作提供给调节电路以控制高端电源开关的输出。调节电路包括脉冲滤波器305，缓冲器306和由两个开关307，308形成的高端驱动电路。开关307，308的漏极与高端输出HO连接。高端电源开关(未示出)被设置成与高端输出HO连接。
在图3的实施方式中，锁存电路可以基于由高压LDMOS器件301，302提供的控制信号被选择性地配置成处于设置状态(set state)以将第一输出信号提供给高端电源开关以及处于重置状态(reset state)以将第二输出信号(与第一输出信号不同)提供给高端电源开关。在操作时，SB节点和RB节点在几乎所有时间都处于相反的电位(即，一个节点处于VB而另一个节点处于VS，反之亦然)，因此，可以固有地拒绝/消除共模噪声。电路300设计简单且具有改进的抗噪能力。此外，调节电路不需要包括任何其他锁存电路。
图4示出了图3的高端控制电路300的转换波形。如图4所示，当高端输入HIN从COM变为VCC时，SB节点处的电压从VB下降到VS，RB节点的电压从VS上升到VB，并且高端输出HO从VS变为VB。当高端输入HIN从VCC变为COM时，SB节点处的电压从VS上升到VB，RB节点的电压从VB下降到VS，高端输出HO从VB变为VS。在整个周期中，在SB节点和RB节点都没有观察到共模噪声。此外，与图1中的传统电平转换电路相比，在SB节点和RB节点处的信号具有相对干净的过渡边缘。这使得在一些示例中可以去除脉冲滤波器305。
应当注意，可以对图3中的电路300进行各种修改以提供本发明的其它实施方式。例如，高压LDMOS器件301，302可以被其它高压开关器件或半导体开关代替。开关301，302可以具有不同的器件尺寸。锁存电路可以替代地由逻辑电路、背对背连接的反相器或开关器件、边沿触发的触发器(edge-triggered flip-flops)或它们的组合来实现。反相器303，304的一个或两个的输出端可以用作到调节电路的输出以用于控制高端电源开关。例如，可以将RB节点的输出用作到调节电路的输出以用于控制高端电源开关(在这种情况下，缓冲器306要改变为反相缓冲器)。在一些示例中，可以省略脉冲滤波器。
图5A示出了本发明一个实施方式的电平转换电路，其可用于代替图3中的电平转换电路。如图5A所示，电平转换电路包括两个高压LDMOS器件501A，502A和集成锁存电路，集成锁存电路由一对中压LDMOS器件509A，510A和一对电阻器511A，512A形成。两个中压LDMOS器件509A，510A可以具有相同的器件尺寸，但这不是必须的。高压LDMOS器件501A，502A可以与图3中的高压LDMOS器件301，302相同。高压LDMOS器件501A，502A中的每一个都被设置成在栅极处接收来自脉冲发生器(未示出)的控制信号。高压LDMOS器件501A，502A与锁存电路连接。更具体地，高压LDMOS器件501A的漏极连接到中压LDMOS器件509A的漏极；高压LDMOS器件502A的漏极连接到中压LDMOS器件510A的漏极。中压LDMOS器件509A的栅极与中压LDMOS器件510A的漏极连接；中压LDMOS器件510A的栅极与中压LDMOS器件509A的漏极连接。中压LDMOS器件509A，510A的源极连接在一起并连接到高端浮动电压VS。电阻器511A连接在高端电压源VB和中压LDMOS器件509A的漏极之间。电阻器512A连接在高端电压源VB和中压LDMOS器件510A的漏极之间。SB节点设置在中压LDMOS器件509A的栅极处；RB节点设置在中压LDMOS器件510A的栅极处。可以将节点SB的输出，节点RB的输出或两者的输出用作提供给调节电路的输出以用于控制高端功率开关。调节电路可以是如图3所示和描述的电路部分。
图5B示出了本发明一个实施方式的电平转换电路，其可用于代替图3中的电平转换电路。如图5B所示，电平转换电路包括两个高压LDMOS器件501B，502B和集成锁存电路，集成锁存电路由一对中压LDMOS器件509B，510B和一对电阻器511B，512B形成。两个中压LDMOS器件509B，510B可以具有相同的器件尺寸，但这不是必须的。高压LDMOS器件501B，502B可以与图3中的高压LDMOS器件301，302相同。高压LDMOS器件501B，502B中的每一个都被设置成在栅极处接收来自脉冲发生器(未示出)的控制信号。高压LDMOS器件501B，502B与锁存电路连接。更具体地，高压LDMOS器件501B的漏极连接到中压LDMOS器件509B的漏极；高压LDMOS器件502B的漏极连接到中压LDMOS器件510B的漏极。中压LDMOS器件509B的栅极与中压LDMOS器件510B的漏极连接，中压LDMOS器件510B的栅极与中压LDMOS器件509B的漏极连接。中压LDMOS器件509B，510B的源极连接在一起并连接到高端电压源VB。电阻器511B连接在高端浮动电压VS和中压LDMOS器件509B的漏极之间。电阻器512B连接在高端浮动电压VS和中压LDMOS器件510B的漏极之间。SB节点被设置在中压LDMOS器件509B的栅子处；RB节点被设置在中压LDMOS器件510B的栅极处。可以将节点SB的输出，节点RB的输出或两者的输出用作提供给调节电路的输出以用于控制高端功率开关。调节电路可以是如图3所示和描述的电路部分。
图5C示出了本发明一个实施方式的电平转换电路，其可用于代替图3中的电平转换电路。如图5C所示，电平转换电路包括两个高压LDMOS器件501C，502C和集成锁存电路，集成锁存电路由两对中压LDMOS器件509C，510C，511C，512C形成。中压LDMOS器件509C，510C，511C，512C可以具有相同的器件尺寸，但这不是必需的。高压LDMOS器件501C，502C可以与图3中的高压LDMOS器件301，302相同。高压LDMOS器件501C，502C中的每一个都被设置成在栅极处接收来自脉冲发生器(未示出)的控制信号。高压LDMOS器件501C，502C与锁存电路连接。更具体地，高压LDMOS器件501C的漏极连接到中压LDMOS器件509C的漏极和中压LDMOS器件511C的漏极；高压LDMOS器件502C的漏极连接到中压LDMOS器件510C的漏极和中压LDMOS器件512C的漏极。中压LDMOS器件509C，511C的漏极彼此连接；中压LDMOS器件510C，512C的漏极彼此连接。中压LDMOS器件509C，511C的栅极彼此连接并与中压LDMOS器件510C，512C的漏极连接；中压LDMOS器件510C，512C的栅极彼此连接并与中压LDMOS器件509C，511C的漏极连接。中压LDMOS器件509C，510C的源极连接在一起并连接到高端电压源VB。中压LDMOS器件511C，512C的源极连接在一起并连接到高端浮动电压VS。SB节点被设置在中压LDMOS器件509C，511C的栅极处；RB节点被设置在中压LDMOS器件510C，512C的栅极处。可以将节点SB的输出，节点RB的输出或两者的输出用作提供给调节电路的输出以用于控制高端功率开关。调节电路可以是如图3所示和描述的电路部分。
在图5A-5C实施方式中，锁存电路可以基于由高压LDMOS器件501A，502A，501B，502B，501C，502C提供的控制信号被选择性地配置成处于设置状态(set state)以将第一输出信号提供给高端电源开关以及处于重置状态(reset state)以将第二输出信号(与第一输出信号不同)提供给高端电源开关。在操作时，SB节点和RB节点在几乎所有时间都处于相反的电位(即，一个节点处于VB而另一个节点处于VS，反之亦然)，因此，可以固有地拒绝/消除共模噪声。调节电路不需要包括任何其他锁存电路。
应当注意，可以对图5A-图5C中的锁存电路进行各种修改以提供本发明的其它实施方式。例如，高压LDMOS器件501A，502A，501B，502B，501C 502C可以被其它高压开关器件或半导体开关替代。中压LDMOS器件509A，510A，509B，510B，509C，510C，511C，512C可以用其它中压开关器件或半导体开关代替。开关509A，510A，509B，510B，509C，510C，511C，512C可以具有不同的器件尺寸。SB节点和RB节点中的一个或两个的输出可以用作到调节电路的输出以用于控制高端电源开关的输出。在一些示例中，可以省略脉冲滤波器。
图6示出了本发明一个实施方式的电平转换电路，其可用于代替图3中的电平转换电路。图6中的电平转换电路包括两个高压LDMOS器件601，602和由反相器603，604和比较器620形成的集成锁存电路。反相器603，604和比较器620均由高端电压源VB供电。在该实施方式中，两个高压LDMOS器件601，602具有相同的器件尺寸。每个高压LDMOS器件601，602都被设置成在栅极接收来自脉冲发生器(未示出)的控制信号。高压LDMOS器件601，602的源极连接在一起并连接到COM。高压LDMOS器件601，602与锁存电路连接。更具体地，高压LDMOS器件601的漏极连接到反相器603的输入端和反相器604的输出端；高压LDMOS器件602的漏极连接到反相器604的输入端。第一反相器603的输入端连接到第二反相器604的输出端子。SB节点被设置在反相器604的输出端；RB节点被设置在反相器603的输出端。SB节点和RB节点处的输出被提供给比较器620，比较器620基于这些输出向调节电路提供用于控制高端电源开关的输出。
与利用SB节点和/或RB节点处的输出作为提供给用于控制高端电源开关的调节电路的输出的先前实施方式不同，在图6的实施方式中，比较器620可用于处理SB节点和RB节点处的输出以提供到调节电路的输出。比较器620执行与脉冲滤波器类似的功能，以消除状态转换期间SB节点和RB节点处的潜在噪声。可以省略进一步的下游的脉冲滤波器。
应当注意，可以对图6的锁存电路进行各种修改以提供本发明的其它实施方式。例如，高压LDMOS器件601，602可以被其它高压开关器件或半导体开关替代。开关601，602可以具有不同的器件尺寸。
本领域中的技术人员将认识到，可对本发明进行如在特定的实施方式中示出的很多变化和/或修改，而不偏离如广泛描述的本发明的精神或范围。当前的实施方式因此应在所有方面被考虑为是示例性的而不是限制性的。

Claims (20)

1.一种用于控制高端电源开关的电路，包括：
电平转换电路，包括锁存电路；
所述电平转换电路被配置为接收控制信号，以选择性地将所述锁存电路配置为处于设置状态以将第一输出信号提供给高端电源开关以及处于重置状态以将第二输出信号提供给高端电源开关，其中所述第二输出信号与所述第一输出信号不同。
2.根据权利要求1所述的电路，其中所述电平转换电路进一步包括与所述锁存电路可操作地连接的第一高压开关装置和第二高压开关装置；其中，所述第一高压开关装置和所述第二高压开关装置各自被布置为接收控制信号，以选择性地将所述锁存电路配置为处于所述设置状态和所述重置状态。
3.根据权利要求2所述的电路，其中所述电平转换电路由所述第一高压开关装置，所述第二高压开关装置和所述锁存电路组成。
4.根据权利要求2或3所述的电路，其中所述第一高压开关装置和所述第二高压开关装置是高压半导体开关。
5.根据权利要求4所述的电路，其中所述第一高压开关装置和所述第二高压开关装置是高压LDMOS，其每个都被配置为在栅极处接收控制信号。
6.根据权利要求1-3中任一项所述的电路，其中所述锁存电路包括逻辑电路。
7.根据权利要求1-3中任一项所述的电路，其中所述锁存电路包括至少两个背对背连接的反相器或开关装置。
8.根据权利要求1-3中任一项所述的电路，其中锁存电路包括一个或多个边沿触发的触发器。
9.根据权利要求2或3所述的电路，其中所述锁存电路包括：
第一反相器，与所述第一高压开关装置可操作地连接并且被布置成由高端电压源供电；以及
第二反相器，与所述第二高压开关装置可操作地连接并且被布置成由所述高端电压源供电；
所述第一反相器和所述第二反相器被连接成至少以下一者：
所述第一反相器的输入端连接到所述第二反相器的输出端；以及
所述第二反相器的输入端连接到所述第一反相器的输出端。
10.根据权利要求9所述的电路，其中所述第一反相器的输出端和所述第二反相器的输出端中的一个或两个被布置成用作用于控制高端电源开关的调节电路的输出。
11.根据权利要求9所述的电路，其中所述锁存电路还包括与所述第一反相器的输出端和所述第二反相器的输出端连接的比较器，所述比较器用于向用于控制所述高端电源开关的调节电路提供输出。
12.根据权利要求2或3所述的电路，其中所述锁存电路包括：
第三半导体开关，与所述第一高压开关装置和所述第二高压开关装置可操作地连接；以及
第四半导体开关，与所述第一高压开关装置和所述第二高压开关装置可操作地连接；
其中所述第三半导体开关和所述第四半导体开关被连接成：
所述第三半导体开关的栅极与所述第四半导体开关的漏极连接；
所述第四半导体开关的栅极与所述第三半导体开关的漏极连接；以及
所述第三半导体开关的源极和所述第四半导体开关的源极彼此连接。
13.根据权利要求12所述的电路，其中所述第三半导体开关的漏极和所述第四半导体开关的漏极中的一个或两个被布置成用作用于控制高端电源开关的调节电路的输出。
14.根据权利要求13所述的电路，其中所述第三半导体开关的源极和所述第四半导体开关的源极接到高端浮动电压。
15.根据权利要求13所述的电路，其中所述锁存电路进一步包括：
第一电阻器，连接在所述第三半导体开关的漏极和高端电压源之间；以及
第二电阻器，连接在所述第四半导体开关的漏极和高端电压源之间。
16.根据权利要求13所述的电路，其中所述锁存电路进一步包括：
第五半导体开关，与所述第一高压开关装置和所述第二高压开关装置可操作地连接；以及
第六半导体开关，与所述第一高压开关装置和所述第二高压开关装置可操作地连接；
其中所述第五半导体开关和所述第六半导体开关被连接成：
所述第五半导体开关的栅极与所述第六半导体开关的漏极连接；
所述第六半导体开关的栅极与所述第五半导体开关的漏极连接；
所述第五半导体开关的源极和所述第六半导体开关的源极彼此连接；
其中所述第五半导体开关和所述第六半导体开关的栅极连接到所述高端电压源；以及
其中所述第五半导体开关的栅极与所述第三半导体开关的栅极连接，并且所述第六半导体开关的栅极与所述第四半导体开关的栅极连接。
17.根据权利要求12所述的电路，其中所述第三半导体开关的源极和所述第四半导体开关的源极连接到高端电压源。
18.根据权利要求17所述的电路，其中所述锁存电路进一步包括：
第三电阻器，连接在所述第三半导体开关的漏极和高端浮动电压之间；以及
第四电阻器，连接在所述第四半导体开关的漏极和高端浮动电压之间。
19.一种半桥驱动电路，包括根据权利要求1-18中任一项所述的电路。
20.一种集成电路，包括根据权利要求1-18中任一项所述的电路。
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