CN107835024A - 连续时间级联积分三角模数转换器 - Google Patents

Abstract

一种多速率级联连续时间模数转换器具有多个积分三角调制器级，且包括第一和第二连续时间积分三角调制器以及求和元件。所述第一连续时间积分三角调制器在第一采样速率下操作。所述第二连续时间积分三角调制器在高于所述第一采样速率的第二采样速率下操作。所述第二连续时间积分三角调制器具有连续时间压控振荡器(VCO)量化器和耦合于输入端与输出端之间的反馈回路。所述第二连续时间积分三角调制器与所述第一连续时间积分三角调制器级联。所述求和元件具有耦合到所述第一连续时间积分三角调制器的输出端和所述第二连续时间积分三角调制器的输出端的输入端。

Description

连续时间级联积分三角模数转换器

技术领域

本公开大体上涉及电气电路，且更确切地说，涉及连续时间级联积分三角模数转换器(ADC)。

背景技术

连续时间模数转换器通常用于无线通信中。多速率级联连续时间ADC提供高速度和高分辨率两个优点。然而，多速率级联连续时间ADC可能难以进行缩放，且可能在功率和面积方面效率低下。因此，需要更易于缩放且提供更好的功率和面积效率的多速率级联连续时间ADC。

发明内容

根据本发明的第一方面，提供一种多速率级联连续时间模数转换器，包括：

至少一个第一连续时间积分三角调制器，所述至少一个第一连续时间积分三角调制器被配置成在第一采样速率下操作，所述至少一个第一连续时间积分三角调制器中的每一个第一连续时间积分三角调制器具有输入端、输出端和耦合于所述输入端与所述输出端之间的反馈回路；

第二连续时间积分三角调制器，所述第二连续时间积分三角调制器被配置成在高于所述第一采样速率的第二采样速率下操作，所述第二连续时间积分三角调制器具有输入端、输出端、连续时间压控振荡器(VCO)量化器和耦合于所述输入端与所述输出端之间的反馈回路，其中所述第二连续时间积分三角调制器与所述至少一个连续时间积分三角调制器级联；以及

求和元件，所述求和元件具有耦合到所述至少一个第一连续时间积分三角调制器的所述输出端和所述第二连续时间积分三角调制器的所述输出端的输入端，和输出端。

在一个或多个实施例中，所述至少一个第一连续时间积分三角调制器包括：

差动元件，所述差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；

回路滤波器，所述回路滤波器耦合到所述差动元件的所述输出端；

量化器，所述量化器耦合到所述回路滤波器；

反馈回路，所述反馈回路耦合于所述量化器的输出端与所述第一差动元件的所述第二输入端之间以用于提供所述反馈信号；以及

数字逻辑，所述数字逻辑耦合到所述量化器的所述输出端以用于提供数字信号。

在一个或多个实施例中，所述量化器是1位量化器。

在一个或多个实施例中，所述数字逻辑在所述第二采样速率下操作。

在一个或多个实施例中，所述数字逻辑接收用于调谐所述数字逻辑的传递函数的控制信号。

在一个或多个实施例中，所述至少一个第一连续时间积分三角调制器的所述反馈回路和所述第二连续时间积分三角调制器的所述反馈回路包括数模转换器。

在一个或多个实施例中，所述第二连续时间积分三角调制器包括：

差动元件，所述差动元件具有耦合到所述至少一个第一连续时间积分三角调制器的所述输出端的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；

连续时间压控振荡器(VCO)量化器；

反馈回路，所述反馈回路耦合于所述VCO量化器的输出端与所述差动元件的所述第二输入端之间以用于提供所述反馈信号；以及

数字逻辑，所述数字逻辑耦合到所述VCO量化器的所述输出端以用于提供数字信号。

在一个或多个实施例中，所述数字逻辑在所述第二采样速率下操作。

在一个或多个实施例中，所述数字逻辑接收用于调谐所述数字逻辑的传递函数的控制信号。

在一个或多个实施例中，所述第二采样速率是所述第一采样速率的整数倍数。

在一个或多个实施例中，所述至少一个第一连续时间积分三角调制器中的第一连续时间积分三角调制器是二阶连续时间积分三角调制器，且所述第二连续时间积分三角调制器是一阶连续时间积分三角调制器。

根据本发明的第二方面，提供一种多速率级联连续时间模数转换器，包括：

第一连续时间积分三角调制器，所述第一连续时间积分三角调制器被配置成在第一采样速率下操作，所述第一连续时间积分三角调制器包括：

第一差动元件，所述第一差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；

第一回路滤波器，所述第一回路滤波器耦合到所述差动元件的所述输出端；

第一量化器，所述第一量化器耦合到所述第一回路滤波器；

第一反馈回路，所述第一反馈回路耦合于所述第一量化器的输出端与所述第一差动元件的所述第二输入端之间以用于提供所述第一反馈信号；以及

第一数字逻辑，所述第一数字逻辑耦合到所述第一量化器的所述输出端以用于提供第一数字信号；

第二连续时间积分三角调制器，所述第二连续时间积分三角调制器被配置成在高于所述第一采样速率的第二采样速率下操作，所述第二连续时间积分三角调制器包括：

第二差动元件，所述第二差动元件具有耦合到所述第一回路滤波器的输出端的第一输入端、经耦合以接收第二反馈信号的第二输入端，和输出端；

连续时间压控振荡器(VCO)量化器；

第二反馈回路，所述第二反馈回路耦合于所述VCO量化器的输出端与所述第二差动元件的所述第二输入端之间以用于提供所述第二反馈信号；以及

第二数字逻辑，所述第二数字逻辑耦合到所述VCO量化器的所述输出端以用于提供第二数字信号；以及

求和元件，所述求和元件具有耦合到所述第一数字逻辑以用于接收所述第一数字信号的第一输入端和耦合到所述第二数字逻辑以用于接收所述第二数字信号的第二输入端，和用于提供数字输出信号的输出端。

在一个或多个实施例中，所述第二采样速率是所述第一采样速率的整数倍数。

在一个或多个实施例中，所述第一数字逻辑和所述第二数字逻辑都在所述第二采样速率下操作。

在一个或多个实施例中，所述第一数字逻辑和所述第二数字逻辑各自接收用于调谐所述数字逻辑的传递函数的控制信号。

在一个或多个实施例中，所述第一连续时间积分三角调制器是二阶连续时间积分三角调制器，且所述第二连续时间积分三角调制器是一阶连续时间积分三角调制器。

根据本发明的第三方面，提供一种多速率级联连续时间模数转换器，包括：

第一连续时间积分三角调制器，所述第一连续时间积分三角调制器被配置成在第一采样速率下操作，所述第一连续时间积分三角调制器包括：

第一差动元件，所述第一差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；

第一回路滤波器，所述第一回路滤波器耦合到所述差动元件的所述输出端；

第一量化器，所述第一量化器耦合到所述第一回路滤波器；

第一反馈回路，所述第一反馈回路耦合于所述第一量化器的输出端与所述第一差动元件的所述第二输入端之间以用于提供所述第一反馈信号；以及

第一数字逻辑，所述第一数字逻辑耦合到所述量化器的所述输出端以用于提供第一数字信号；

第二连续时间积分三角调制器，所述第二连续时间积分三角调制器被配置成在第二采样速率下操作，所述第二采样速率大于或等于所述第一采样速率，所述第二连续时间积分三角调制器包括：

第二差动元件，所述差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收第二反馈信号的第二输入端，和输出端；

第二回路滤波器，所述第二回路滤波器耦合到所述差动元件的所述输出端；

第二量化器，所述第二量化器耦合到所述第二回路滤波器；

第二反馈回路，所述第二反馈回路耦合于所述第二量化器的输出端与所述第二差动元件的所述第二输入端之间以用于提供所述第二反馈信号；以及

第二数字逻辑，所述第二数字逻辑耦合到所述第二量化器的所述输出端以用于提供第二数字信号；

第三连续时间积分三角调制器，所述第三连续时间积分三角调制器被配置成在高于所述第一采样速率和所述第二采样速率的第三采样速率下操作，所述第三连续时间积分三角调制器包括：

第三差动元件，所述第三差动元件具有耦合到所述第二回路滤波器的输出端的第一输入端、经耦合以接收第三反馈信号的第二输入端，和输出端；

连续时间压控振荡器(VCO)量化器；

第三反馈回路，所述第三反馈回路耦合于所述VCO量化器的输出端与所述第三差动元件的所述第二输入端之间以用于提供所述第三反馈信号；以及

第三数字逻辑，所述第三数字逻辑耦合到所述VCO量化器的所述输出端以用于提供第三数字信号；以及

求和元件，所述求和元件具有耦合到所述第一数字逻辑以用于接收所述第一数字信号的第一输入端、耦合到所述第二数字逻辑以用于接收所述第二数字信号的第二输入端、耦合到所述第三数字逻辑以用于接收所述第三数字信号的第三输入端，和用于提供数字输出信号的输出端。

在一个或多个实施例中，所述第一连续时间积分三角调制器是二阶连续时间积分三角调制器，所述第二连续时间积分三角调制器是一阶连续时间积分三角调制器，且所述第三连续时间积分三角调制器是一阶连续时间积分三角调制器。

在一个或多个实施例中，所述第一数字逻辑、所述第二数字逻辑和所述第三数字逻辑在所述第三采样速率下操作。

在一个或多个实施例中，所述第一数字逻辑、所述第二数字逻辑和所述第三数字逻辑各自接收用于调谐所述第一数字逻辑、所述第二数字逻辑和所述第三数字逻辑的传递函数的控制信号。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

本发明借助于例子示出并且不受附图的限制，在附图中类似标记指示类似元件。为简单和清晰起见示出各图中的元件，并且这些元件未必按比例绘制。

图1示出根据实施例的多速率连续时间积分三角ADC的图式。

图2示出根据另一实施例的多速率连续时间积分三角ADC的图式。

具体实施方式

一般来说，提供一种多速率级联连续时间积分三角ADC，其在第一级中使用连续时间积分三角调制器且使用具有VCO量化器的连续时间积分三角调制器作为末级。第一级使用低于之后的级的采样速率。在一个实施例中，末级的采样速率是第一级的采样速率的整数倍数。所述末级中的所述VCO量化器使用电流饥饿型(current-starved)环形振荡器。之后的级中的连续时间积分三角调制器提供更好的过采样，这是因为是在更高速率下对调制器进行采样。而且，对末级中的VCO量化器的使用更易于缩放。所述第一级的特征在于更易于实施高阶回路级的较低采样速率和低位量化器操作。

在一个实施例中，提供一种多速率级联连续时间模数转换器，其包括：至少一个第一连续时间积分三角调制器，所述至少一个第一连续时间积分三角调制器被配置成在第一采样速率下操作，所述至少一个第一连续时间积分三角调制器中的每一个第一连续时间积分三角调制器具有输入端、输出端和耦合于所述输入端与所述输出端之间的反馈回路；第二连续时间积分三角调制器，所述第二连续时间积分三角调制器被配置成在高于所述第一采样速率的第二采样速率下操作，所述第二连续时间积分三角调制器具有输入端、输出端、连续时间压控振荡器(VCO)量化器和耦合于所述输入端与所述输出端之间的反馈回路，其中所述第二连续时间积分三角调制器与所述至少一个连续时间积分三角调制器级联；以及求和元件，所述求和元件具有耦合到所述至少一个第一连续时间积分三角调制器的所述输出端和所述第二连续时间积分三角调制器的所述输出端的输入端，和输出端。所述至少一个第一连续时间积分三角调制器可包括：差动元件，所述差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；回路滤波器，所述回路滤波器耦合到所述差动元件的所述输出端；量化器，所述量化器耦合到所述回路滤波器；反馈回路，所述反馈回路耦合于所述量化器的输出端与所述第一差动元件的所述第二输入端之间以用于提供所述反馈信号；以及数字逻辑，所述数字逻辑耦合到所述量化器的所述输出端以用于提供数字信号。所述量化器可以是1位量化器。所述数字逻辑可在所述第二采样速率下操作。所述数字逻辑可接收用于调谐所述数字逻辑的传递函数的控制信号。所述至少一个第一连续时间积分三角调制器的所述反馈回路和所述第二连续时间积分三角调制器的所述反馈回路可包括数模转换器。所述第二连续时间积分三角调制器可包括：差动元件，所述差动元件具有耦合到所述至少一个第一连续时间积分三角调制器的所述输出端的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；连续时间压控振荡器(VCO)量化器；反馈回路，所述反馈回路耦合于所述VCO量化器的输出端与所述差动元件的所述第二输入端之间以用于提供所述反馈信号；以及数字逻辑，所述数字逻辑耦合到所述VCO量化器的所述输出端以用于提供数字信号。所述数字逻辑可在所述第二采样速率下操作。所述数字逻辑可接收用于调谐所述数字逻辑的传递函数的控制信号。所述第二采样速率可以是所述第一采样速率的整数倍数。所述至少一个第一连续时间积分三角调制器中的第一连续时间积分三角调制器可以是二阶连续时间积分三角调制器，且所述第二连续时间积分三角调制器可以是一阶连续时间积分三角调制器。

在另一实施例中，提供一种多速率级联连续时间模数转换器，其包括：第一连续时间积分三角调制器，所述第一连续时间积分三角调制器被配置成在第一采样速率下操作，所述第一连续时间积分三角调制器包括：第一差动元件，所述第一差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；第一回路滤波器，所述第一回路滤波器耦合到所述差动元件的所述输出端；第一量化器，所述第一量化器耦合到所述第一回路滤波器；第一反馈回路，所述第一反馈回路耦合于所述第一量化器的输出端与所述第一差动元件的所述第二输入端之间以用于提供所述第一反馈信号；以及第一数字逻辑，所述第一数字逻辑耦合到所述第一量化器的所述输出端以用于提供第一数字信号；所述模数转换器还包括第二连续时间积分三角调制器，所述第二连续时间积分三角调制器被配置成在高于所述第一采样速率的第二采样速率下操作，所述第二连续时间积分三角调制器包括：第二差动元件，所述第二差动元件具有耦合到所述第一回路滤波器的输出端的第一输入端、经耦合以接收第二反馈信号的第二输入端，和输出端；连续时间压控振荡器(VCO)量化器；第二反馈回路，所述第二反馈回路耦合于所述VCO量化器的输出端与所述第二差动元件的所述第二输入端之间以用于提供所述第二反馈信号；以及第二数字逻辑，所述第二数字逻辑耦合到所述VCO量化器的所述输出端以用于提供第二数字信号；以及求和元件，所述求和元件具有耦合到所述第一数字逻辑以用于接收所述第一数字信号的第一输入端和耦合到所述第二数字逻辑以用于接收所述第二数字信号的第二输入端，和用于提供数字输出信号的输出端。所述第二采样速率可以是所述第一采样速率的整数倍数。所述第一数字逻辑和所述第二数字逻辑可都在所述第二采样速率下操作。所述第一数字逻辑和所述第二数字逻辑可各自接收用于调谐所述数字逻辑的传递函数的控制信号。所述第一连续时间积分三角调制器是二阶连续时间积分三角调制器，且所述第二连续时间积分三角调制器是一阶连续时间积分三角调制器。

在又另一个实施例中，提供一种多速率级联连续时间模数转换器，其包括：第一连续时间积分三角调制器，所述第一连续时间积分三角调制器被配置成在第一采样速率下操作，所述第一连续时间积分三角调制器包括：第一差动元件，所述第一差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；第一回路滤波器，所述第一回路滤波器耦合到所述差动元件的所述输出端；第一量化器，所述第一量化器耦合到所述第一回路滤波器；第一反馈回路，所述第一反馈回路耦合于所述第一量化器的输出端与所述第一差动元件的所述第二输入端之间以用于提供所述第一反馈信号；以及第一数字逻辑，所述第一数字逻辑耦合到所述量化器的所述输出端以用于提供第一数字信号；所述模数转换器还包括第二连续时间积分三角调制器，所述第二连续时间积分三角调制器被配置成在第二采样速率下操作，所述第二采样速率大于或等于所述第一采样速率，所述第二连续时间积分三角调制器包括：第二差动元件，所述差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收第二反馈信号的第二输入端，和输出端；第二回路滤波器，所述第二回路滤波器耦合到所述差动元件的所述输出端；第二量化器，所述第二量化器耦合到所述第二回路滤波器；第二反馈回路，所述第二反馈回路耦合于所述第二量化器的输出端与所述第二差动元件的所述第二输入端之间以用于提供所述第二反馈信号；以及第二数字逻辑，所述第二数字逻辑耦合到所述第二量化器的所述输出端以用于提供第二数字信号；所述模数转换器还包括第三连续时间积分三角调制器，所述第三连续时间积分三角调制器被配置成在高于所述第一采样速率和所述第二采样速率的第三采样速率下操作，所述第三连续时间积分三角调制器包括：第三差动元件，所述第三差动元件具有耦合到所述第二回路滤波器的输出端的第一输入端、经耦合以接收第三反馈信号的第二输入端，和输出端；连续时间压控振荡器(VCO)量化器；第三反馈回路，所述第三反馈回路耦合于所述VCO量化器的输出端与所述第三差动元件的所述第二输入端之间以用于提供所述第三反馈信号；以及第三数字逻辑，所述第三数字逻辑耦合到所述VCO量化器的所述输出端以用于提供第三数字信号；以及求和元件，所述求和元件具有耦合到所述第一数字逻辑以用于接收所述第一数字信号的第一输入端、耦合到所述第二数字逻辑以用于接收所述第二数字信号的第二输入端、耦合到所述第三数字逻辑以用于接收所述第三数字信号的第三输入端，和用于提供数字输出信号的输出端。

所述第一连续时间积分三角调制器可以是二阶连续时间积分三角调制器，所述第二连续时间积分三角调制器可以是一阶连续时间积分三角调制器，且所述第三连续时间积分三角调制器可以是一阶连续时间积分三角调制器。所述第一数字逻辑、所述第二数字逻辑和所述第三数字逻辑可在所述第三采样速率下操作。所述第一数字逻辑、所述第二数字逻辑和所述第三数字逻辑可各自接收用于调谐所述第一数字逻辑、所述第二数字逻辑和所述第三数字逻辑的传递函数的控制信号。

图1示出根据实施例的多速率连续时间积分三角ADC 10的图式。积分三角ADC 10包括积分三角调制器12、14和16以及求和元件18。积分三角调制器12包括求和元件20、回路滤波器22、K₁位量化器24、数字校正逻辑26和数模转换器(DAC)28。积分三角调制器14包括求和元件30、回路滤波器32、K₂位量化器34、数字校正逻辑36和DAC 38。积分三角调制器16包括求和元件40、电压控制器振荡器(VCO)量化器42、数字校正逻辑44和DAC 46。

在积分三角调制器12中，求和元件20具有用于接收标记为ANALOG IN(模拟输入)的模拟信号的第一输入端、用于接收负反馈信号的第二输入端，和用于提供负反馈信号与模拟输入信号ANALOG IN的差异的输出端。回路滤波器22包括传递函数H₁(s)且具有连接到求和元件20的输出端的输入端，和输出端。量化器24具有连接到回路滤波器22的输出端的输入端、输出端，和用于接收标记为FS₁的时钟信号的时钟输入端。数模转换器28具有连接到量化器24的输出端的输入端，和连接到求和元件20的第二输入端以用于提供负反馈信号的输出端。数字校正逻辑26具有连接到量化器24的输出端的输入端、连接到求和元件18的第一输入端的输出端，和用于接收标记为N-BIT TUNING SIGNAL(N位调谐信号)的调谐信号的控制输入端。

在积分三角调制器14中，求和元件30具有连接到回路滤波器22的输出端的第一输入端、用于从DAC 38接收负反馈信号的第二输入端，和输出端。回路滤波器32包括传递函数H₂(s)，且具有连接到求和元件30的输出端的输入端，和输出端。量化器34具有连接到回路滤波器32的输出端的输入端、用于接收标记为FS₂的时钟信号的时钟输入端，和输出端。数模转换器38具有连接到量化器34的输出端的输入端，和用于将负反馈信号提供到求和元件30的第二输入端的输出端。数字校正逻辑36具有连接到量化器34的输出端的输入端、用于接收控制信号N-BIT TUNING SIGNAL的控制输入端，和连接到求和元件18的第二输入端的输出端。

在积分三角调制器16中，求和元件40具有连接到回路滤波器32的输出端的第一输入端、用于从DAC 46的输出端接收负反馈信号的第二输入端，和用于提供差信号的输出端。连续时间VCO量化器42具有连接到求和元件40的输出端的输入端、用于接收标记为FS₃的时钟信号的控制输入端，和输出端。数模转换器46具有连接到VCO量化器42的输出端的输入端，和连接到求和元件40的第二输入端的输出端。数字校正逻辑44具有连接到VCO量化器42的输出端的输入端、用于接收控制信号N-bit TUNING SIGNAL 44的控制输入端，和连接到求和元件18的第三输入端的输出端。求和元件18具有用于提供标记为DIGITAL OUT(数字输出端)的数字输出信号的输出端。

在操作中，积分三角调制器12、14和16中的每一个积分三角调制器用作级联多速率连续时间积分三角ADC 10的级。应注意，三个级作为例子示出；在其它实施例中可存在任何数目个级。先前级的输出端耦合到后续级的输入端。积分三角调制器12和14实施为具有反馈且具有一个或多个位的量化器的常规连续时间积分三角调制器。输入信号与负反馈信号之间的差由求和元件20、30和40的输出端分别提供到量化器24、34和42。在更低速率FS₁下对第一积分三角调制器12进行采样。更低速率可应用于中间积分三角调制器级14。采样速率FS₂可等于或大于采样速率FS₁。仅仅将先前级的最后一个积分器的输出端馈送到级联中的下一级的输入端。量化器24在第一级中是1位量化器，或可以是K₁位量化器，其中K₁是整数。末级积分三角调制器16被实施为使用K₃位VCO量化器42的一阶积分三角回路，其中K₃是整数。变量K₃可与变量K₁相同或不同。积分三角调制器16在FS₃采样速率下操作，其中FS₃高于FS₁且高于或等于FS₂。数字校正逻辑输出端在更高采样速率FS₃下操作。数字校正滤波器输出端由求和元件18数字求和以获得全部ADC输出端DIGITAL OUT。

可使用gm-C架构或有源阻容(RC)滤波器架构来实施回路滤波器传递函数22和32。传递函数22和32被单独地设计，且用于连续时间域而非离散时间域中。在连续时间域中设计回路滤波器允许更优化的模拟架构，也就是说，从每个级到下一级仅需要单个路径，例如到求和元件30和40的路径。在离散时间域中进行设计通常从一个级到下一级仅需要单个路径。在第一级中使用更低的采样速率减少了在第一级中实施积分器所需要的运算放大器的频宽和功耗要求。在积分三角调制器中使用1位量化器存在若干益处。相比于常规的基于比较器的多位量化器，1位量化器实施起来小得多且更加简单。而且，每一级的1位反馈都是线性的。这样减少相比于多位反馈DAC在第一级中提供量化器24的良好线性需要的面积和功率。

末积分三角调制器级16被实施为一阶积分三角回路，一阶积分三角回路使用相比于第一积分三角调制器12的时钟速率在高速率下时控的K₃位量化器。级16的时钟速率是FS₃＝L×FS₁，其中L是大于或等于2的整数。VCO量化器42包括电流饥饿型环形振荡器(未示出)。DAC46的反馈信号被转换成VCO量化器42中的电流模式信号，且被求和并馈送到电流饥饿型环形振荡器中。对于K₃位量化器，环形振荡器将具有个级。VCO量化器42相比于常规的基于比较器的量化器相对较小。而且，VCO量化器42通过更小的半导体技术节点缩放良好地缩放，因此实现更高的采样速率和更高的超采样。在末级中使用更高的采样速率提供对先前级的量化噪声的更准确估计。DAC 46的线性要求由于来自先前级的大量回路增益而减少。这样避免了对于更大面积和功率要求的需要。

级12、14和16中的每一级的输出端通过数字校正逻辑或滤波器馈送，数字校正逻辑或滤波器在FS₃的更高采样速率下操作。通过实现表示后续量化器的输入端除以先前量化器的输出端的所有中间回路滤波器传递函数来确定数字校正逻辑26、36和44。如所示出，可响应于N位调谐信号而调谐数字校正逻辑26、36和44。在一个实施例中，N位调谐信号可以是用于选择用于调节传递函数的一个或多个滤波器系数的暂存器中的N位值。

图2示出根据另一实施例的多速率级联连续时间积分三角ADC 50的图式。积分三角ADC 50包括积分三角调制器52、积分三角调制器54、求和元件56和增益元件80。积分三角调制器52包括增益元件58、62、74和76、连续时间积分器61和66、求和元件60和64、1位量化器68、DAC 72和数字校正逻辑70。积分三角调制器54包括求和元件82、VCO量化器84、数字校正逻辑86和DAC 88。

在积分三角调制器52中，增益元件58具有用于接收模拟信号ANALOG IN的输入端，和输出端。求和元件60具有连接到增益元件58的输出端的第一输入端、用于接收负反馈信号的第二输入端，和用于提供模拟信号ANALOG IN与负反馈信号之间的差异的输出端。积分器61具有连接到求和元件60的输出端的输入端，和输出端。增益元件62具有连接到积分器61的输出端的输入端，和输出端。求和元件64具有连接到增益元件62的输出端的第一输入端、第二输入端和输出端。积分器66具有连接到求和元件64的输出端的输入端，和输出端。量化器68具有连接到积分器66的输出端的输入端、用于接收标记为FS₁的时钟信号的控制输入端，和输出端。数模转换器71具有连接到量化器68的输出端的输入端，和输出端。增益元件74具有连接到DAC 72的输出端的输入端，和连接到求和元件64的第二输入端的输出端。增益元件76具有连接到DAC72的输出端的输入端，和连接到求和元件60的第二输入端的输出端。数字校正逻辑70具有连接到量化器68的输出端的输入端，和连接到求和元件56的第一输入端的输出端。增益元件80具有连接到积分器66的输出端的输入端，和输出端。

在积分三角调制器54中，求和元件82具有连接到增益元件80的输出端的第一输入端、用于接收负反馈信号的第二输入端，和输出端。连续时间VCO量化器84具有连接到求和元件82的输出端的输入端、用于接收标记为FS₂的时钟信号的控制输入端，和输出端。数字校正逻辑86具有连接到VCO量化器84的输出端的输入端，和连接到求和元件56的第二输入端的输出端。数模转换器88具有连接到VCO量化器84的输出端的输入端，和连接到求和元件82的第二输入端的输出端。求和元件56具有用于提供数字输出信号DIGITAL OUT的输出端。

多速率级联连续时间积分三角ADC 50是使用两个积分三角调制器级的具体例子。第一调制器级52具有FS₁的采样速率且最终调制器级54具有FS₂的采样速率，其中FS₂是L×FS₁且L是大于或等于2的整数。量化器68是1位量化器，但在其它实施例中可以是多位量化器。末级54的量化器85是具有8级电流饥饿型振荡器的连续时间VCO量化器。在其它实施例中，振荡器级的数目可以不同。在更高采样速率FS₂下时控数字校正逻辑70和86中的每一个数字校正逻辑。将负反馈从第一级52的输出端提供到求和元件60和64的输入端。将差信号从求和元件60和64分别输出到积分器61和66。两级积分三角ADC 50可被扩展为具有如上文关于图1所论述的多于两个级。

由于实施本发明的设备大部分由本领域的技术人员已知的电子组件和电路组成，因此为了理解和了解本发明的基本概念并且为了不混淆或偏离本发明的教示，将不会以比上文所示出的认为必要的任何更大程度阐述电路细节。

虽然本文中参考特定实施例描述了本发明，但是在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。因此，说明书和图应视为说明性而不是限制性意义，并且预期所有这些修改都包括在本发明范围内。并不意图将本文中关于具体实施例所描述的任何优势、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元件。

如本文中所使用，术语“耦合”并不意图限于直接耦合或机械耦合。

此外，如本文中所使用，术语“一”被定义为一个或多于一个。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应解释为暗示由不定冠词“一”引入的另一权利要求要素将含有此引入的权利要求要素的任何特定权利要求限制为仅含有一个此要素的发明，甚至是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时。对于定冠词的使用也是如此。

除非以其它方式陈述，否则例如“第一”和“第二”等术语用于任意地区别此类术语所描述的元件。因此，这些术语未必意图指示这些元件的时间上的优先级或其它优先级。

Claims (10)

1.一种多速率级联连续时间模数转换器，其特征在于，包括：

至少一个第一连续时间积分三角调制器，所述至少一个第一连续时间积分三角调制器被配置成在第一采样速率下操作，所述至少一个第一连续时间积分三角调制器中的每一个第一连续时间积分三角调制器具有输入端、输出端和耦合于所述输入端与所述输出端之间的反馈回路；

第二连续时间积分三角调制器，所述第二连续时间积分三角调制器被配置成在高于所述第一采样速率的第二采样速率下操作，所述第二连续时间积分三角调制器具有输入端、输出端、连续时间压控振荡器(VCO)量化器和耦合于所述输入端与所述输出端之间的反馈回路，其中所述第二连续时间积分三角调制器与所述至少一个连续时间积分三角调制器级联；以及

求和元件，所述求和元件具有耦合到所述至少一个第一连续时间积分三角调制器的所述输出端和所述第二连续时间积分三角调制器的所述输出端的输入端，和输出端。

2.根据权利要求1所述的多速率级联连续时间模数转换器，其特征在于，所述至少一个第一连续时间积分三角调制器包括：

差动元件，所述差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；

回路滤波器，所述回路滤波器耦合到所述差动元件的所述输出端；

量化器，所述量化器耦合到所述回路滤波器；

反馈回路，所述反馈回路耦合于所述量化器的输出端与所述第一差动元件的所述第二输入端之间以用于提供所述反馈信号；以及

数字逻辑，所述数字逻辑耦合到所述量化器的所述输出端以用于提供数字信号。

3.根据权利要求2所述的多速率级联连续时间模数转换器，其特征在于，所述数字逻辑在所述第二采样速率下操作。

4.根据权利要求2所述的多速率级联连续时间模数转换器，其特征在于，所述数字逻辑接收用于调谐所述数字逻辑的传递函数的控制信号。

5.根据权利要求1所述的多速率级联连续时间模数转换器，其特征在于，所述至少一个第一连续时间积分三角调制器的所述反馈回路和所述第二连续时间积分三角调制器的所述反馈回路包括数模转换器。

6.根据权利要求1所述的多速率级联连续时间模数转换器，其特征在于，所述第二连续时间积分三角调制器包括：

差动元件，所述差动元件具有耦合到所述至少一个第一连续时间积分三角调制器的所述输出端的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；

连续时间压控振荡器(VCO)量化器；

反馈回路，所述反馈回路耦合于所述VCO量化器的输出端与所述差动元件的所述第二输入端之间以用于提供所述反馈信号；以及

数字逻辑，所述数字逻辑耦合到所述VCO量化器的所述输出端以用于提供数字信号。

7.根据权利要求1所述的多速率级联连续时间模数转换器，其特征在于，所述第二采样速率是所述第一采样速率的整数倍数。

8.根据权利要求1所述的多速率级联连续时间模数转换器，其特征在于，所述至少一个第一连续时间积分三角调制器中的第一连续时间积分三角调制器是二阶连续时间积分三角调制器，且所述第二连续时间积分三角调制器是一阶连续时间积分三角调制器。

9.一种多速率级联连续时间模数转换器，其特征在于，包括：

第一连续时间积分三角调制器，所述第一连续时间积分三角调制器被配置成在第一采样速率下操作，所述第一连续时间积分三角调制器包括：

第一差动元件，所述第一差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；

第一回路滤波器，所述第一回路滤波器耦合到所述差动元件的所述输出端；

第一量化器，所述第一量化器耦合到所述第一回路滤波器；

第一反馈回路，所述第一反馈回路耦合于所述第一量化器的输出端与所述第一差动元件的所述第二输入端之间以用于提供所述第一反馈信号；以及

第一数字逻辑，所述第一数字逻辑耦合到所述第一量化器的所述输出端以用于提供第一数字信号；

第二连续时间积分三角调制器，所述第二连续时间积分三角调制器被配置成在高于所述第一采样速率的第二采样速率下操作，所述第二连续时间积分三角调制器包括：

第二差动元件，所述第二差动元件具有耦合到所述第一回路滤波器的输出端的第一输入端、经耦合以接收第二反馈信号的第二输入端，和输出端；

连续时间压控振荡器(VCO)量化器；

第二反馈回路，所述第二反馈回路耦合于所述VCO量化器的输出端与所述第二差动元件的所述第二输入端之间以用于提供所述第二反馈信号；以及

第二数字逻辑，所述第二数字逻辑耦合到所述VCO量化器的所述输出端以用于提供第二数字信号；以及

求和元件，所述求和元件具有耦合到所述第一数字逻辑以用于接收所述第一数字信号的第一输入端和耦合到所述第二数字逻辑以用于接收所述第二数字信号的第二输入端，和用于提供数字输出信号的输出端。

10.一种多速率级联连续时间模数转换器，其特征在于，包括：

第一连续时间积分三角调制器，所述第一连续时间积分三角调制器被配置成在第一采样速率下操作，所述第一连续时间积分三角调制器包括：

第一差动元件，所述第一差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收反馈信号的第二输入端，和输出端；

第一回路滤波器，所述第一回路滤波器耦合到所述差动元件的所述输出端；

第一量化器，所述第一量化器耦合到所述第一回路滤波器；

第一反馈回路，所述第一反馈回路耦合于所述第一量化器的输出端与所述第一差动元件的所述第二输入端之间以用于提供所述第一反馈信号；以及

第一数字逻辑，所述第一数字逻辑耦合到所述量化器的所述输出端以用于提供第一数字信号；

第二连续时间积分三角调制器，所述第二连续时间积分三角调制器被配置成在第二采样速率下操作，所述第二采样速率大于或等于所述第一采样速率，所述第二连续时间积分三角调制器包括：

第二差动元件，所述差动元件具有经耦合以接收模拟输入信号的第一输入端、经耦合以接收第二反馈信号的第二输入端，和输出端；

第二回路滤波器，所述第二回路滤波器耦合到所述差动元件的所述输出端；

第二量化器，所述第二量化器耦合到所述第二回路滤波器；

第二反馈回路，所述第二反馈回路耦合于所述第二量化器的输出端与所述第二差动元件的所述第二输入端之间以用于提供所述第二反馈信号；以及

第二数字逻辑，所述第二数字逻辑耦合到所述第二量化器的所述输出端以用于提供第二数字信号；

第三连续时间积分三角调制器，所述第三连续时间积分三角调制器被配置成在高于所述第一采样速率和所述第二采样速率的第三采样速率下操作，所述第三连续时间积分三角调制器包括：

第三差动元件，所述第三差动元件具有耦合到所述第二回路滤波器的输出端的第一输入端、经耦合以接收第三反馈信号的第二输入端，和输出端；

连续时间压控振荡器(VCO)量化器；

第三反馈回路，所述第三反馈回路耦合于所述VCO量化器的输出端与所述第三差动元件的所述第二输入端之间以用于提供所述第三反馈信号；以及

第三数字逻辑，所述第三数字逻辑耦合到所述VCO量化器的所述输出端以用于提供第三数字信号；以及

求和元件，所述求和元件具有耦合到所述第一数字逻辑以用于接收所述第一数字信号的第一输入端、耦合到所述第二数字逻辑以用于接收所述第二数字信号的第二输入端、耦合到所述第三数字逻辑以用于接收所述第三数字信号的第三输入端，和用于提供数字输出信号的输出端。