CN107808876A - 芯片封装结构及芯片晶圆级封装方法 - Google Patents

芯片封装结构及芯片晶圆级封装方法 Download PDF

Info

Publication number
CN107808876A
CN107808876A CN201610696171.1A CN201610696171A CN107808876A CN 107808876 A CN107808876 A CN 107808876A CN 201610696171 A CN201610696171 A CN 201610696171A CN 107808876 A CN107808876 A CN 107808876A
Authority
CN
China
Prior art keywords
chip
face
weld pad
wafer
hole structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610696171.1A
Other languages
English (en)
Inventor
刘孟彬
毛剑宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lexvu Opto Microelectronics Technology Shanghai Co Ltd
Original Assignee
Lexvu Opto Microelectronics Technology Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lexvu Opto Microelectronics Technology Shanghai Co Ltd filed Critical Lexvu Opto Microelectronics Technology Shanghai Co Ltd
Priority to CN201610696171.1A priority Critical patent/CN107808876A/zh
Publication of CN107808876A publication Critical patent/CN107808876A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/811—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector the bump connector being supplied to the parts to be connected in the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers

Abstract

本发明揭示了一种芯片封装结构，包括：第一芯片，所述第一芯片具有第一器件区域以及焊接区域，所述第一器件区域的一面具有第一器件，所述焊接区域的一面具有第一焊垫，所述第一焊垫与第一器件电连接；第二芯片，所述第二芯片具有第二器件区域以及通孔区域，所述第二器件区域的第一面具有第二器件，所述通孔区域内具有导通所述第一面和第二面的通孔结构，所述通孔结构与第二器件电连接；第一导电焊接部，分别连接所述第一焊垫和通孔结构。本发明还提供一种芯片晶圆级封装方法。本发明的芯片封装结构及芯片晶圆级封装方法可以减小器件的横向尺寸，实现了晶圆级封装，提高了器件的性能，降低了成本。

Description

芯片封装结构及芯片晶圆级封装方法
技术领域
本发明涉及微机电系统技术领域，特别是涉及一种芯片封装结构及芯片晶圆级封装方法。
背景技术
微机电系统(Microelectro Mechanical Systems，简称MEMS)是在微电子技术基础上发展起来的多学科交叉的前沿研究领域，是一种采用半导体工艺制造微型机电器件的技术。与传统机电器件相比，MEMS器件在耐高温、小体积、低功耗方面具有十分明显的优势。经过几十年的发展，已成为世界瞩目的重大科技领域之一，它涉及电子、机械、材料、物理学、化学、生物学、医学等多种学科与技术，具有广阔的应用前景。
为了实现MEMS器件与其它器件实现整合，往往需要将MEMS器件与CMOS器件集成，并将集成后的器件进行封装。在现有技术中，先将集成MEMS器件与CMOS器件的芯片(chip)单独进行封装，封装方法复杂，成本高，效率低。
发明内容
本发明的目的在于，提供一种芯片封装结构及芯片晶圆级封装方法，减小了器件的横向尺寸，实现了晶圆级封装，提高了器件的性能，降低了成本。
为解决上述技术问题，本发明提供一种芯片封装结构，包括：
第一芯片，所述第一芯片包括一面，所述第一芯片具有第一器件区域以及焊接区域，所述第一器件区域的一面具有第一器件，所述焊接区域的一面具有第一焊垫，所述第一焊垫与第一器件电连接；
第二芯片，所述第二芯片包括第一面和与所述第一面相背的第二面，所述第二芯片具有第二器件区域以及通孔区域，所述第二器件区域的第一面具有第二器件，所述通孔区域内具有导通所述第一面和第二面的通孔结构，所述通孔结构与第二器件电连接；
第一导电焊接部，分别连接所述第一焊垫和通孔结构。
进一步的，所述通孔区域的第一面具有第一面焊垫，所述第一面焊垫连接所述通孔结构，所述第一导电焊接部通过所述第一面焊垫连接所述通孔结构，所述第一面焊垫与所述第二器件电连接。
进一步的，所述芯片封装结构还包括：
电路板以及第二导电焊接部，所述电路板位于所述第二晶圆的第二面，所述第二导电焊接部分别连接所述电路板和通孔结构。
进一步的，所述通孔区域的第二面具有第二面焊垫，所述第二面焊垫连接所述通孔结构，所述第二导电焊接部通过所述第二面焊垫连接所述通孔结构。
进一步的，所述第一芯片为CMOS芯片，所述第一器件为CMOS器件，所述第二芯片为MEMS芯片，所述第二器件为MEMS器件；或，所述第二芯片为CMOS芯片，所述第二器件为CMOS器件，所述第一芯片为MEMS芯片，所述第一器件为MEMS器件。
根据本发明的另一面，还提供一种芯片晶圆级封装方法，包括：
提供一第一晶圆，所述第一晶圆包括一面，所述第一晶圆上具有多个第一芯片，所述第一芯片具有第一器件区域以及焊接区域，所述第一器件区域的一面具有第一器件，所述焊接区域的一面具有第一焊垫，所述第一焊垫与第一器件电连接；
提供一第二晶圆，所述第二晶圆包括第一面和与所述第一面相背的第二面，所述第二晶圆上具有多个第二芯片，所述第二芯片具有第二器件区域以及通孔区域，所述第二器件区域的第一面具有第二器件，所述通孔区域内具有导通所述第一面和第二面的通孔结构，所述通孔结构与第二器件电连接；
将所述第一晶圆的一面与所述第二晶圆的第一面键合在一起，其中，一第一导电焊接部分别连接所述第一焊垫和通孔结构。
进一步的，所述芯片晶圆级封装方法还包括：
将所述第二晶圆的第二面与一电路板键合在一起，其中，一第二导电焊接部分别连接所述电路板和通孔结构；
切割所述第一晶圆、第二晶圆以及电路板，形成单粒的芯片晶圆级封装结构。
进一步的，所述提供一第二晶圆的步骤包括：
提供一第二晶圆，所述第二晶圆包括第一面和与所述第一面相背的第二面，所述第二晶圆上具有多个第二芯片，所述第二芯片具有第二器件区域以及通孔区域，所述第二器件区域的第一面具有第二器件；
在所述通孔区域内制备导通所述第一面和第二面的通孔结构，所述通孔结构与第二器件电连接。
进一步的，所述第一芯片为CMOS芯片，所述第一器件为CMOS器件，所述第二芯片为MEMS芯片，所述第二器件为MEMS器件；或，所述第二芯片为CMOS芯片，所述第二器件为CMOS器件，所述第一芯片为MEMS芯片，所述第一器件为MEMS器件。
进一步的，所述通孔区域的第一面具有第一面焊垫，所述第一面焊垫连接所述通孔结构，所述第一导电焊接部通过所述第一面焊垫连接所述通孔结构，所述第一面焊垫与所述第二器件电连接。
与现有技术相比，本发明提供的芯片封装结构及芯片晶圆级封装方法具有以下优点：
在所述芯片封装结构及芯片晶圆级封装方法中，第一芯片和第二芯片通过第一导电焊接部实现焊接，且第一器件和第二器件分别位于所述第一芯片和第二芯片彼此相对的面，使得所述第一器件和第二器件被封装在所述芯片封装结构的内部，通过晶圆级封装的方法，降低封装工艺的复杂度；并且，所述第一导电焊接部分别电连接第一焊垫以及通孔结构，所述第一焊垫与第一器件电连接，所述通孔结构与第二器件电连接，从而实现了所述第一器件与第二器件的电导通，实现了将所述第一器件与第二器件在纵向上集成起来，有利于减小所述芯片封装结构的横向面积。
进一步的，所述芯片封装结构还包括电路板以及第二导电焊接部，所述电路板位于所述第二晶圆的第二面，所述电路板包括电路板导电焊接部，所述第二导电焊接部分别连接所述电路板导电焊接部和通孔结构，从而可以方便的将所述电路板与第一芯片和第二芯片的集成结构连接起来。
附图说明
图1为本发明一实施例中芯片晶圆级封装方法的流程图；
图2至图5为本发明一实施例的芯片晶圆级封装方法中器件结构的示意图。
具体实施方式
下面将结合示意图对本发明的芯片封装结构及芯片晶圆级封装方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供一种芯片封装结构，包括：第一芯片，所述第一芯片包括一面，所述第一芯片具有第一器件区域以及焊接区域，所述第一器件区域的一面具有第一器件，所述焊接区域的一面具有第一焊垫，所述第一焊垫与第一器件电连接；第二芯片，所述第二芯片包括第一面和与所述第一面相背的第二面，所述第二芯片具有第二器件区域以及通孔区域，所述第二器件区域的第一面具有第二器件，所述通孔区域内具有导通所述第一面和第二面的通孔结构，所述通孔结构与第二器件电连接；第一导电焊接部，分别连接所述第一焊垫和通孔结构。
所述第一芯片和第二芯片通过第一导电焊接部实现焊接，且第一器件和第二器件分别位于所述第一芯片和第二芯片彼此相对的面，使得所述第一器件和第二器件被封装在所述芯片封装结构的内部，通过晶圆级封装的方法，降低封装工艺的复杂度；并且，所述第一导电焊接部分别电连接第一焊垫以及通孔结构，所述第一焊垫与第一器件电连接，所述通孔结构与第二器件电连接，从而实现了所述第一器件与第二器件的电导通，实现了将所述第一器件与第二器件在纵向上集成起来，有利于减小所述芯片封装结构的横向面积。
本发明还提供一种芯片晶圆级封装方法，如图1所示，包括如下步骤：
步骤S11，提供一第一晶圆，所述第一晶圆包括一面，所述第一晶圆上具有多个第一芯片，所述第一芯片具有第一器件区域以及焊接区域，所述第一器件区域的一面具有第一器件，所述焊接区域的一面具有第一焊垫，所述第一焊垫与第一器件电连接；
步骤S12，提供一第二晶圆，所述第二晶圆包括第一面和与所述第一面相背的第二面，所述第二晶圆上具有多个第二芯片，所述第二芯片具有第二器件区域以及通孔区域，所述第二器件区域的第一面具有第二器件，所述通孔区域内具有导通所述第一面和第二面的通孔结构；
步骤S13，将所述第一晶圆的一面与所述第二晶圆的第一面键合在一起，其中，一第一导电焊接部分别连接所述第一焊垫和通孔结构。
以下结合图2至图5，具体说明本发明的芯片晶圆级封装方法以及第二芯片封装结构，图2至图5为本发明一实施例的芯片晶圆级封装方法中器件结构的示意图。
首先，进行步骤S11，如图2所示，提供一第一晶圆100，所述第一晶圆100包括一面103，所述第一晶圆100上具有多个第一芯片1A(为了清楚表示本申请的内容，在图2中仅示出了一个所述第一芯片1A，本领域的普通技术人员可以理解所述第一晶圆100上具有多个第一芯片1A，且相邻的所述第一芯片1A之间可以设置划片道，在此不作赘述)。所述第一芯片1A具有第一器件区域101以及焊接区域102，一般的，所述焊接区域102围绕所述第一器件区域101，所述第一器件区域101的一面103具有第一器件110，所述焊接区域120的一面103具有第一焊垫120，所述第一焊垫120与第一器件110电连接。
在本实施例中，所述第一芯片1A为CMOS芯片，所述第一器件110为CMOS器件，所述CMOS器件可以包括逻辑器件和存储器件等，一般的，所述CMOS器件包括源极、栅极、漏极以及互连结构，所述第一焊垫120与第一器件110可以通过互连结构等方式进行电连接，此为本领域的技术人员可以理解的，在此不作赘述。
然后，进行步骤S12，如图3所示，提供一第二晶圆200，所述第二晶圆200包括第一面203和与所述第一面203相背的第二面204，所述第二晶圆200上具有多个第二芯片2A(为了清楚表示本申请的内容，在图3中仅示出了一个所述第二芯片2A，本领域的普通技术人员可以理解所述第二晶圆200上具有多个第二芯片2A，且相邻的所述第二芯片2A之间可以设置划片道，在此不作赘述)。所述第二芯片2A具有第二器件区域201以及通孔区域202，所述第二器件区域201的第一面203具有第二器件210，所述通孔区域202内具有导通所述第一面203和第二面204的通孔结构230，所述通孔结构230与第二器件210电连接。
在本实施例中，所述第二芯片2A为MEMS芯片，所述第二器件210为MEMS器件。较佳的，所述通孔区域202的第一面203具有第一面焊垫220，所述第一面焊垫220连接所述通孔结构230，所述第一面焊垫220与所述第二器件210电连接，所述第一面焊垫220与所述第二器件210可以通过内部走线电连接。较佳的，所述通孔区域202的第二面204具有第二面焊垫240，所述第二面焊垫240连接所述通孔结构230。
所述步骤S12具体可以包括：
提供所述第二晶圆200，所述第二晶圆200包括第一面203和与所述第一面203相背的第二面204，所述第二晶圆200上具有多个第二芯片2A，所述第二芯片2A具有第二器件区域201以及通孔区域202，所述通孔区域202用于制备通孔结构230，所述第二器件区域201的第一面203具有第二器件210；
在所述通孔区域202内制备导通所述第一面203和第二面204的通孔结构230，例如，可以从所述第一面203或第二面204刻蚀所述通孔区域202形成一通孔，然后向所述通孔内填充铜、钨、钼等金属形成所述通孔结构230。
然后，进行步骤S13，如图4所示，将所述第一晶圆100的一面103与所述第二晶圆200的第一面203键合在一起，其中，通过一第一导电焊接部300分别对应连接所述第一焊垫120和通孔结构230，在本实施例中，所述第一导电焊接部300通过所述第一面焊垫220连接所述通孔结构230。具体的，所述第一导电焊接部300为微凸块，可以想将所述第一导电焊接部300通过微凸块工艺制备在所述第一晶圆100上，然后再将所述第一导电焊接部300与所述第二晶圆200进行焊接。
从而实现所述第一芯片1A和第二芯片2A通过第一导电焊接部300一一对应导通，且所述第一器件110和第二器件210分别位于所述第一芯片1A和第二芯片2A彼此相对的面，使得所述第一器件110和第二器件210被封装在器件的内部，通过晶圆级封装的方法，降低了封装工艺的复杂度。
并且，所述第一导电焊接部300分别电连接所述第一焊垫120以及通孔结构230，从而实现了所述第一器件110与第二器件210的电导通，实现了将所述第一器件110与第二器件210在纵向上集成起来，有利于减小芯片封装结构的横向面积。
此外，所述通孔结构230导通所述第二面204，可以将所述第一器件110与第二器件210电性导出。
较佳的，在本实施例中还包括，如图5所示，将所述第二晶圆200的第二面204与一电路板400键合在一起，其中，通过一第二导电焊接部500分别连接所述电路板400和通孔结构230，在本实施例中，通过所述第二面焊垫240连接所述通孔结构230和第二导电焊接部500。所述第二导电焊接部500较佳的为一微凸块，所述第二晶圆200的第二面204与所述电路板400的键合步骤可以参考所述第一晶圆100与第二晶圆200的键合步骤，在此不作赘述。
之后，切割所述第一晶圆100、第二晶圆200以及电路板400，形成单粒的芯片晶圆级封装结构1。可以沿着所述切割道进行切割，使得相邻的所述第一芯片1A分离，相邻的所述第二芯片2A分离。
经过上述步骤，形成了如图5所示的芯片晶圆级封装结构1，包括：
第一芯片1A，所述第一芯片1A包括一面103，所述第一芯片1A具有第一器件区域101以及焊接区域102，所述第一器件区域101的一面具有第一器件110，所述焊接区域102的一面具有第一焊垫120，所述第一焊垫120与第一器件110电连接；
第二芯片2A，所述第二芯片2A包括第一面203和与所述第一面203相背的第二面204，所述第二芯片2A具有第二器件区域201以及通孔区域202，所述第二器件区域201的第一面具203有第二器件210，所述通孔区域202内具有导通所述第一面203和第二面204的通孔结构230，所述通孔结构230与第二器件210电连接；
第一导电焊接部300，分别连接所述第一焊垫120和通孔结构230。
在本实施例中，所述通孔区域202的第一面203具有第一面焊垫220，所述第一面焊垫220连接所述通孔结构230，所述第一导电焊接部300通过所述第一面焊垫220连接所述通孔结构230，所述第一面焊垫220与所述第二器件210电连接。
较佳的，所述芯片封装结构1还包括：电路板400以及第二导电焊接部500，所述电路板400位于所述第二芯片2A的第二面204，所述第二导电焊接部500分别连接所述电路板400和通孔结构230。
在本实施例中，所述通孔区域202的第二面204具有第二面焊垫240，所述第二面焊垫240连接所述通孔结构230，所述第二导电焊接部500通过所述第二面焊垫240连接所述通孔结构230。
本发明的较佳实施例如上所述，但是本发明并不限于上述公开的范围，例如，所述探测传感器1的制备方法并不限于上述方法，本领域的普通技术人员可以根据需要进行选择；又如所述第二芯片2A还可以为CMOS芯片，所述第二器件210还可以为CMOS器件，所述第一芯片1A还可以为MEMS芯片，所述第一器件110还可以为MEMS器件。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：
第一芯片，所述第一芯片包括一面，所述第一芯片具有第一器件区域以及焊接区域，所述第一器件区域的一面具有第一器件，所述焊接区域的一面具有第一焊垫，所述第一焊垫与第一器件电连接；
第二芯片，所述第二芯片包括第一面和与所述第一面相背的第二面，所述第二芯片具有第二器件区域以及通孔区域，所述第二器件区域的第一面具有第二器件，所述通孔区域内具有导通所述第一面和第二面的通孔结构，所述通孔结构与第二器件电连接；
第一导电焊接部，分别连接所述第一焊垫和通孔结构。
2.如权利要求1所述的芯片封装结构，其特征在于，所述通孔区域的第一面具有第一面焊垫，所述第一面焊垫连接所述通孔结构，所述第一导电焊接部通过所述第一面焊垫连接所述通孔结构，所述第一面焊垫与所述第二器件电连接。
3.如权利要求1或2所述的芯片封装结构，其特征在于，所述芯片封装结构还包括：
电路板以及第二导电焊接部，所述电路板位于所述第二芯片的第二面，所述第二导电焊接部分别连接所述电路板和通孔结构。
4.如权利要求3所述的芯片封装结构，其特征在于，所述通孔区域的第二面具有第二面焊垫，所述第二面焊垫连接所述通孔结构，所述第二导电焊接部通过所述第二面焊垫连接所述通孔结构。
5.如权利要求1所述的芯片封装结构，其特征在于，所述第一芯片为CMOS芯片，所述第一器件为CMOS器件，所述第二芯片为MEMS芯片，所述第二器件为MEMS器件；或，所述第二芯片为CMOS芯片，所述第二器件为CMOS器件，所述第一芯片为MEMS芯片，所述第一器件为MEMS器件。
6.一种芯片晶圆级封装方法，其特征在于，包括：
提供一第一晶圆，所述第一晶圆包括一面，所述第一晶圆上具有多个第一芯片，所述第一芯片具有第一器件区域以及焊接区域，所述第一器件区域的一面具有第一器件，所述焊接区域的一面具有第一焊垫，所述第一焊垫与第一器件电连接；
提供一第二晶圆，所述第二晶圆包括第一面和与所述第一面相背的第二面，所述第二晶圆上具有多个第二芯片，所述第二芯片具有第二器件区域以及通孔区域，所述第二器件区域的第一面具有第二器件，所述通孔区域内具有导通所述第一面和第二面的通孔结构，所述通孔结构与第二器件电连接；
将所述第一晶圆的一面与所述第二晶圆的第一面键合在一起，其中，一第一导电焊接部分别连接所述第一焊垫和通孔结构。
7.如权利要求6所述的芯片晶圆级封装方法，其特征在于，所述芯片晶圆级封装方法还包括：
将所述第二晶圆的第二面与一电路板键合在一起，其中，一第二导电焊接部分别连接所述电路板和通孔结构；
切割所述第一晶圆、第二晶圆以及电路板，形成单粒的芯片晶圆级封装结构。
8.如权利要求6或7所述的芯片晶圆级封装方法，其特征在于，所述提供一第二晶圆的步骤包括：
提供一第二晶圆，所述第二晶圆包括第一面和与所述第一面相背的第二面，所述第二晶圆上具有多个第二芯片，所述第二芯片具有第二器件区域以及通孔区域，所述第二器件区域的第一面具有第二器件；
在所述通孔区域内制备导通所述第一面和第二面的通孔结构，所述通孔结构与第二器件电连接。
9.如权利要求6所述的芯片晶圆级封装方法，其特征在于，所述第一芯片为CMOS芯片，所述第一器件为CMOS器件，所述第二芯片为MEMS芯片，所述第二器件为MEMS器件；或，所述第二芯片为CMOS芯片，所述第二器件为CMOS器件，所述第一芯片为MEMS芯片，所述第一器件为MEMS器件。
10.如权利要求6所述的芯片晶圆级封装方法，其特征在于，所述通孔区域的第一面具有第一面焊垫，所述第一面焊垫连接所述通孔结构，所述第一导电焊接部通过所述第一面焊垫连接所述通孔结构，所述第一面焊垫与所述第二器件电连接。
CN201610696171.1A 2016-08-19 2016-08-19 芯片封装结构及芯片晶圆级封装方法 Pending CN107808876A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610696171.1A CN107808876A (zh) 2016-08-19 2016-08-19 芯片封装结构及芯片晶圆级封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610696171.1A CN107808876A (zh) 2016-08-19 2016-08-19 芯片封装结构及芯片晶圆级封装方法

Publications (1)

Publication Number Publication Date
CN107808876A true CN107808876A (zh) 2018-03-16

Family

ID=61569599

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610696171.1A Pending CN107808876A (zh) 2016-08-19 2016-08-19 芯片封装结构及芯片晶圆级封装方法

Country Status (1)

Country Link
CN (1) CN107808876A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022143519A1 (zh) * 2020-12-28 2022-07-07 中国科学院苏州纳米技术与纳米仿生研究所 互通电极结构及其制造方法与应用

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050104181A1 (en) * 2003-11-19 2005-05-19 Kang-Wook Lee Wafer level stack structure for system-in-package and method thereof
CN104008998A (zh) * 2014-06-10 2014-08-27 山东华芯半导体有限公司 多芯片层叠封装方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050104181A1 (en) * 2003-11-19 2005-05-19 Kang-Wook Lee Wafer level stack structure for system-in-package and method thereof
CN104008998A (zh) * 2014-06-10 2014-08-27 山东华芯半导体有限公司 多芯片层叠封装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022143519A1 (zh) * 2020-12-28 2022-07-07 中国科学院苏州纳米技术与纳米仿生研究所 互通电极结构及其制造方法与应用

Similar Documents

Publication Publication Date Title
US9401338B2 (en) Electronic devices with embedded die interconnect structures, and methods of manufacture thereof
US9586813B2 (en) Multi-die MEMS package
CN103413795B (zh) 半导体器件的封装结构和半导体器件的封装工艺流程
US6846725B2 (en) Wafer-level package for micro-electro-mechanical systems
US9406747B2 (en) Component in the form of a wafer level package and method for manufacturing same
CN103569956B (zh) 传感器封装及其形成方法
US9400288B2 (en) Packaging system and process for inertial sensor modules using moving-gate transducers
WO2007021639A3 (en) 3d ic method and device
CN107251206A (zh) 带有背侧传导板的无线电管芯封装
TW200915525A (en) Packaged integrated circuit devices with through-body conductive vias, and methods of making same
TW200633163A (en) Semiconductor device and capsule type semiconductor package
CN108962773A (zh) 扇出型封装结构及其制造方法
TW201143019A (en) Semiconductor integrated circuit having a multi-chip structure
CN204714514U (zh) 三维堆叠mems封装结构
US20190311082A1 (en) Heterogeneous miniaturization platform
CN102798489B (zh) 一种压力传感器及其制备方法
TW201528393A (zh) 具有嵌入式半導體晶粒的半導體裝置和基板對基板的互連
CN206282838U (zh) 无源器件与有源器件的集成封装结构
CN107808876A (zh) 芯片封装结构及芯片晶圆级封装方法
EP2788279A1 (en) Mems chip scale package
US20160060100A1 (en) Mems sensor integrated with a flip chip
CN206134648U (zh) 一种扇出型封装结构
CN106986300A (zh) 微纳机电晶圆的圆片级封装方法及结构
Premachandran et al. A novel, wafer-level stacking method for low-chip yield and non-uniform, chip-size wafers for MEMS and 3D SIP applications
TWI497677B (zh) 具有側邊矽貫通電極之半導體結構與其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20180316

RJ01 Rejection of invention patent application after publication