CN107729772A - 一种处理器 - Google Patents

Abstract

本发明公开了一种处理器，包括：配置信息存储区，重组控制单元；配置信息存储区用于存储配置信息，配置信息中包括重组规则；重组控制单元用于控制处理器中的各个逻辑器件之间的连接关系；重组控制单元用于接收处理器中正在运行的应用程序经译码得到的控制指令，根据配置信息存储区中的重组规则选择相应的逻辑器件构成执行控制指令的重组电路，以实现控制指令的执行。这种处理器能够控制构成重组电路的逻辑器件，在实现一个控制指令时，处理器可以根据需要按照重组规则选择逻辑器件连接成不同的重组电路，有效地提高了对控制指令执行过程的破解成本，进而提高了处理器中应用程序在运行过程中对应的控制指令的执行安全性，使得处理器更加安全稳固。

Description

一种处理器

技术领域

本发明涉及处理器技术领域，特别涉及一种具有高安全级别的处理器。

背景技术

由于信息技术的快速发展，信息安全的重要性与日俱增。要保证信息的安全，必须确保处理器的安全性。安全处理器是信息安全领域的关键技术。

目前的“安全处理器”，主要通过运行加密算法软件来实现处理器的安全处理。但是这种加密算法被破解的几率较大，且加密算法的实现大大降低了处理器的整体性能，随着实际当中对数据处理速率的要求越来越高，简单的用加密算法软件来保证处理的安全已不再适用。

发明内容

有鉴于此，本发明提供了一种处理器，以至少部分地解决上述问题。

本发明提供了一种处理器，包括：配置信息存储区，重组控制单元；

配置信息存储区用于存储配置信息，配置信息中包括重组规则；

重组控制单元用于控制处理器中的各个逻辑器件之间的连接关系；重组控制单元用于接收处理器中正在运行的应用程序经译码得到的控制指令，根据配置信息存储区中的重组规则选择相应的逻辑器件构成执行该控制指令的重组电路，以实现该控制指令的执行。

可选地，重组控制单元还用于接收处理器中正在运行的应用程序经译码得到的多个控制指令，根据配置信息存储区中的重组规则对多个控制指令进行宏加工，得到包含多个控制指令的宏控制指令，并根据该宏控制指令选择相应的逻辑器件构成执行该宏控制指令的重组电路，以实现该宏控制指令的执行。

可选地，对多个控制指令进行的宏加工包括：对多个控制指令进行的排序、拼装、替换和/或延时。

可选地，配置信息存储区中的重组规则为随时间变化的规则；

配置信息存储区中的重组规则以预定加密方式存储。

可选地，配置信息存储区中的重组规则包括如下一种或多种：

指示处理器中运行的应用程序的输出数据的存储方式的规则；

指示处理器中运行的应用程序中的指定算法的电路实现方式的规则；

指示处理器中运行的应用程序的编码指令的译码方式的规则。

可选地，处理器还包括：配置信息输入接口；

配置信息存储区与配置信息输入接口连接，所述配置信息存储区用于从所述配置信息输入接口获取并存储重组规则。

可选地，处理器还包括：选通器；

重组控制单元与选通器连接，选通器与处理器中的各个逻辑器件连接；

选通器用于根据重组控制单元发送的重组信号控制处理器中的各个逻辑器件之间的连接关系。

可选地，处理器还包括：异常复位逻辑单元；

异常复位逻辑单元与重组控制单元连接，异常复位逻辑单元用于监测重组控制单元的工作状态，当监测到重组控制单元的工作状态发生异常时，对重组控制单元进行初始化。

可选地，处理器还包括：现场可编程门阵列；

现场可编程门阵列作为重组控制单元的选备，现场可编程门阵列用于当重组控制单元出现异常时代替所述重组控制单元工作。

由上述可知，本发明实施例提供的这种处理器对于正在其中运行的应用程序经译码得到的控制指令，不同于现有技术中得到控制指令后直接控制相应的资源部件执行该控制指令的，而是根据配置信息存储区中存储的重组规则控制响应的逻辑器件组成能够执行相应控制指令的重组电路，利用该重组电路来执行该控制指令。本发明提供的这种处理器中的逻辑器件重组得到的重组电路从粒度上等效于现有技术的处理器中的资源器件，也就是说，现有技术中处理器只能控制资源部件，而本发明提供的这种处理器能够控制构成资源部件(即重组电路)的逻辑器件，即处理器的资源控制粒度被高度细化，在实现一个控制指令时，处理器可以根据需要按照重组规则选择逻辑器件连接成不同的重组电路，有效地提高了对控制指令的执行过程的破解成本，极大地提高了处理器中应用程序在运行过程中对应的控制指令的执行安全性，使得处理器更加安全稳固。

附图说明

图1是本发明实施例一中的一种处理器的结构图；

图2是本发明实施例二中的一种处理器的结构图；

图3是本发明实施例三中的一种处理器的结构图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

图1是本发明实施例一中的一种处理器的结构图。如图1所示，本发明实施例一中的处理器100包括：配置信息存储区110和重组控制单元120。

配置信息存储区110用于存储配置信息，配置信息中包括重组规则。

重组控制单元120用于控制处理器100中的各个逻辑器件之间的连接关系；重组控制单元120用于接收处理器100中正在运行的应用程序经译码得到的控制指令，根据配置信息存储区110中存储的重组规则选择相应的逻辑器件构成执行该控制指令的重组电路，以实现该控制指令的执行。其中，处理器100中的逻辑器件是指如与门、或门、非门、与非门、或非门、与或非门等的基本逻辑单元，用于实现基本逻辑运算和复合逻辑运算。优选地,处理器100中的基本逻辑器件还可以包括触发器、加法器、移位寄存器、乘法器等较高逻辑层级的器件。

可见，图1所示的这种处理器对于正在其中运行的应用程序经译码得到的控制指令，不同于现有技术中得到控制指令后直接控制相应的资源部件执行该控制指令的，而是根据配置信息存储区中存储的重组规则控制响应的逻辑器件组成能够执行相应控制指令的重组电路，利用该重组电路来执行该控制指令。图1所示的处理器中的逻辑器件重组得到的重组电路从粒度上等效于现有技术的处理器中的资源器件，也就是说，现有技术中处理器只能控制资源部件，而图1所示的这种处理器能够控制构成资源部件(即重组电路)的逻辑器件，即处理器的资源控制粒度被高度细化，在实现一个控制指令时，处理器可以根据需要按照重组规则选择逻辑器件连接成不同的重组电路，有效地提高了对处理器中控制指令的执行过程的破解成本，极大地提高了处理器中应用程序在运行过程中对应的控制指令的执行安全性，使得处理器更加安全稳固。

在本发明的一个实施例中，配置信息存储区110中存储的重组规则为随时间变化的规则；具体地，配置信息存储区110中存储的重组规则包括如下一种或多种：指示处理器100中运行的应用程序的输出数据的存储方式的规则；指示处理器100中运行的应用程序中的指定算法的电路实现方式的规则。

例如，配置信息存储区110中存储的重组规则指示了：

基于处理器100中的时钟信号，对于处理器100中运行的应用程序的输出数据X以如下存储方式进行存储：对于输出数据X，当时钟信号处于高电平时，将输出数据X分为3/10X和7/10X，将输出数据X的3/10存储于处理器100中的第一存储区，将输出数据X的7/10存储于处理器100中的第二存储区；当时钟信号处于低电平时，将输出数据X分为1/5X和4/5X，将输出数据X的1/5存储于处理器100中的第一存储区，将输出数据X的4/5存储于处理器100中的第二存储区。

可以看出，本例中配置信息存储区110中存储的重组规则指示了处理器100中运行的应用程序的输出数据的存储方式的变化规则，在某个时刻，处理器100中运行的应用程序的输出数据为10，应用程序在对该输出数据10进行存储时，重组控制单元120接收到指示对该输出数据10进行存储的控制指令，当判断出当前时钟信号处于高电平时，重组控制单元120根据重组规则将该输出数据10分为3和7(实施过程中数据均以二进制方式表示，在说明过程中为更加直观采用十进制方式来说明，下文同理)，将3存储于处理器100中的第一存储区，将7存储于处理器100的第二存储区，等到应用程序需要再次读取该输出数据10时，重组控制单元120接收到指示读取该输出数据10的控制指令，重组控制单元120根据对其进行存储时采用的重组规则，分别从第一存储区和第二存储区读取3和7并合成为数据10后再进行后续的处理；当判断出当前时钟信号处于低电平时，重组控制单元120根据重组规则将该输出数据10分为2和8，将2存储于处理器100中的第一存储区，将8存储于处理器100的第二存储区，等到应用程序需要再次读取该输出数据10时，重组控制单元120接收到读取该输出数据10的控制指令，根据对其进行存储时采用的重组规则分别从第一存储区和第二存储区读取2和8并合成为数据10后再进行后续的处理。此外，重组规则所指示的对处理器100中运行的应用程序的输出数据的存储方式还包括：指示构成对于输出数据进行存储的存储区的逻辑器件的电路连接方式，则重组控制单元120在对输出数据进行存储时，需要根据重组规则选择相应的逻辑器件构成存储区，将相应的输出数据存储到该存储区中，在本例中对应于第一存储区和第二存储区的实现，并且，重组规则所指示的构成各存储区的逻辑器件的电路连接方式是随时间变化的。

可见，配置信息存储区110中存储的重组规则所指示的对于输出数据的存储方式随时间不断变化，使得处理器100中的应用程序在运行过程中所产生的输出数据的存储方式不断发生变化，在配置信息存储区110中的重组规则是以预定加密方式存储的，使得重组规则的破解难度较大，进而使得处理器100在运行过程中输出的数据的破解难度较大，有效地保护了处理器100运行过程中的数据安全。

再例如，配置信息存储区110中存储的重组规则指示了：

基于处理器100中的时钟信号，对于处理器100中运行的应用程序中的指定算法通过如下电路实现方式来实现：对于指定算法Y，当时钟信号处于高电平时，将逻辑器件x1、逻辑器件x2和逻辑器件x3通过第一预定连接方式组成第一电路，通过该第一电路来实现指定算法Y；当时钟信号处于低电平时，将逻辑器件x1、逻辑器件y1和逻辑器件y2通过第二预定连接方式组成第二电路，通过该第二电路来实现指定算法Y。

可以看出，本例中配置信息存储区110中存储的重组规则指示了处理器100中运行的应用程序中的指定算法的电路实现方式的变化规则，在某个时刻，处理器100中运行的应用程序中需要使用加法算法，重组控制单元120接收到调用加法算法进行计算的控制指令，当判断出当前时钟信号处于高电平时，重组控制单元120根据重组规则选择逻辑器件x1、逻辑器件x2和逻辑器件x3通过第一预定连接方式组成第一电路，以该第一电路作为重组得到的加法器，通过该加法器进行计算；当判断出当前时钟信号为低电平时，重组控制单元120根据重组规则选择逻辑器件x1、逻辑器件y1和逻辑器件y2通过第二预定连接方式组成第二电路，以该第二电路作为重组得到的加法器，通过该加法器进行计算。

可见，配置信息存储区110中存储的重组规则所指示的指定算法的电路实现方式随时间不断变化，使得处理器100中的应用程序在运行过程中所用到的指定算法在执行过程中的电路实现方式不断发生变化，在配置信息存储区110中的重组规则是以预定加密方式存储的，使得重组规则的破解难度较大，进而使得处理器100在运行过程中所用到的指定算法的执行方式的破解难度较大，有效地保护了处理器100的运行安全。本例中仅以加法算法的重组为例进行说明，同理，其他算法均可以依据上述原理进行重组。

上述实施例中，重组控制单元120接收处理器100中正在运行的应用程序经译码得到的每条控制指令，根据重组规则对接收到的每条控制指令进行重组操作，选择相应的逻辑器件构成重组电路以执行该控制指令。为了进一步提高处理器100运行过程中产生的控制指令的执行效率，在本发明的另一个实施例中，重组控制单元120还用于接收处理器100中正在运行的应用程序经译码得到的多个控制指令，根据配置信息存储区110中的重组规则对多个控制指令进行宏加工，得到包含多个控制指令的宏控制指令，并根据宏控制指令选择相应的逻辑器件构成执行该宏控制指令的重组电路，以实现该宏控制指令的执行。具体地，对多个控制指令进行的宏加工包括：对多个控制指令进行的排序、拼装、替换和/或延时等加工操作，得到包含多个控制指令的宏控制指令，使得处理器100仅需要执行一个宏控制指令即可实现对多个控制指令的执行。

在本发明的一个实施例中，配置信息存储区110中存储的一些重组规则携带有应用标识，表示此类重组规则适用于对其携带的应用标识对应的应用程序的运行过程中的重组操作进行限制，而不是对处理器100中运行的所有应用程序的运行过程的重组操作进行限制。一些情况下，处理器100在注入应用程序A时，该应用程序A与其对应的重组规则A’一同注入到处理器100中，则配置信息存储区100获取并存储该重组规则A’，并记录该重组规则A’对应的应用标识为“A”，以记录该重组规则A’与应用程序A的对应关系，则当应用程序A运行时，重组控制单元120根据重组规则A’对该应用程序A经译码后得到的控制指令进行相应的重组操作。

在本发明的一个实施例中，配置信息存储区110中的重组规则以预定加密方式存储，进一步提高配置信息存储区110存储重组规则的安全性，使得重组控制单元120的重组过程的安全性得到保障，处理器100运行过程中产生的各个控制指令的执行方式是动态变化的，导致破译难度非常之高，保证了处理器100的运行安全。

图2是本发明实施例二的一种处理器的结构图。如图2所示，该处理器100包括：配置信息存储区110、重组控制单元120、译码器130和配置信息输入接口140。

配置信息存储区110和重组控制单元120的功能在上文实施例一中已有所介绍，相同的部分不再赘述。重组控制单元120分别与译码器130和配置信息存储区110连接，译码器130用于对处理器100中运行的应用程序的编码指令进行译码以得到相应的控制指令，重组控制单元120根据译码器130输出的控制指令以及配置信息存储区110中的重组规则选择相应的逻辑器件构成用于执行该控制指令的重组电路。此外，在本实施例中，配置信息存储区100也与译码器130连接，除了上文中所述的重组规则的类型之外，配置信息存储区100中存储的重组规则还可以指示处理器100中运行的应用程序的编码指令的译码方式的规则，处理器100中的译码器130在对应用程序的编码指令进行译码之前，从配置信息存储区100获取重组规则，根据重组规则中指示的译码方式对处理器100中运行的应用程序的编码指令进行译码得到控制指令，重组控制单元120获取译码器130译码得到的控制指令，重组控制单元120根据配置信息存储区100中存储的重组规则对获取到的控制指令进行相应的解析，进而根据解析结果选择相应的逻辑器件构成重组电路以实现控制指令的执行。

配置信息存储区110中存储的重组规则可以是处理器100在初始化时预置的重组规则，也可以是处理器100在运行过程中由用户输入的自定义的重组规则，具体地，如图2所示，配置信息输入接口140用于接收用户输入的自定义的重组规则，配置信息存储区110与配置信息输入接口140连接，用于从配置信息输入接口获取并存储重组规则。例如，处理器100显示用户交互界面，用户通过该用户交互界面输入配置信息，配置信息中包括用户自定义的重组规则，则用户输入的自定义的重组规则由配置信息输入接口140接收，配置信息存储区110获取用户输入的自定义的重组规则并保存。需要说明的是，当配置信息存储区110中预置的重组规则与用户输入的自定义的重组规则互不冲突时，预置的重组规则和自定义的重组规则均对重组控制单元120的重组过程进行限制；当配置信息存储区110中预置的重组规则与用户输入的自定义的重组规则相互冲突时，以用户输入的自定义的重组规则对重组控制单元120的重组过程进行限制。

在本发明的一个实施例中，重组控制单元120还可以在译码器130进行译码之前对处理器100中正在运行的应用程序中的待译码的编码指令进行重组操作，然后译码器130再对经重组操作后的编码指令进行译码。具体地，重组控制单元120获取处理器100中正在运行的应用程序中待译码的多个编码指令，对该多个编码指令进行宏加工，得到一个待译码的宏指令，该宏指令包含所获取的多个编码指令。重组控制单元120将该宏指令发送至译码器130，译码器130用于对该宏指令进行译码得到该宏指令对应的控制指令，重组控制单元120再获取该宏指令对应的控制指令并根据相应的重组规则选择逻辑器件构成重组电路执行该控制指令。也就是说，重组控制单元120对于待译码的应用程序的多个编码指令的宏加工，使得多个短的编码指令合成为一个长的宏指令，通过对该宏指令的译码、执行的过程实现了对应用程序中多个编码指令的实施，有效地提高了应用程序的编码指令的整体工作流程效率，且宏指令的破解难度远远高于单一编码指令的破解难度，进而在保证处理器100的运行安全的基础上提高处理器100的工作效率。

图3是本发明实施例三中的一种处理器的结构图。如图3所示，该处理器100包括：配置信息存储区110、重组控制单元120、译码器130、配置信息输入接口140、选通器150、异常复位逻辑单元160、现场可编程门阵列170和处理器100中的各种逻辑器件。其中，配置信息存储区110、重组控制单元120、译码器130和配置信息输入接口140的功能在上文中已有所说明，重复的部分在此不再赘述。

配置信息存储区110包括随机队列存储单元111和非易失性存储单元112。随机队列存储单元111用于存储预置的重组规则以及相关的配置信息，保证处理器100在没有用户输入的自定义的重组规则时的基本重组形态；在具体例子中，该随机队列存储单元111为ROM存储器。非易失性存储单元112与配置信息输入接口140连接，用于从配置信息输入接口140获取并存储用户输入的自定义的重组规则，在用户需要对应用程序对应的重组规则进行更改时，非易失性存储单元112同样从配置信息输入接口140获取用户输入的更改配置信息，根据该更改配置信息对已存的重组规则进行更改；具体例子中，非易失性存储单元112为FLASH存储器。此外，在一些情况下，处理器100注入应用程序时，如果注入的应用程序中携带了该应用程序对应的重组规则，以指示用户对该应用程序的重组需求的信息，则该被携带的重组规则被写入重组切换表中，非易失性存储单元112从该重组切换表中读取相应的重组规则。

重组控制单元120与选通器150连接，选通器150与处理器100中的各个逻辑器件连接；选通器150用于根据重组控制单元120发送的重组信号控制处理器100中的各个逻辑器件之间的连接关系，使得相应的逻辑器件连接构成执行相应控制指令的重组电路。也就是说，选通器150能够控制处理器100中所有可以进行重组操作的逻辑器件之间的可控连接节点，重组控制单元120在接收到控制指令后，根据相应的重组规则得到该控制指令对应的重组信号，并将该重组信号发送至选通器150，由选通器150根据该重组信号选择相应的逻辑器件构成重组电路以执行重组控制单元120接收到的控制指令。在选通器150的配合下，重组运算单元120可以根据重组规则指示的逻辑将处理器100中的逻辑器件更高效地利用起来。

如图3所示，处理器100还包括异常复位逻辑单元160；异常复位逻辑单元160与重组控制单元120连接，异常复位逻辑单元160用于监测重组控制单元120的工作状态，当监测到重组控制单元120的工作状态发生异常时，对重组控制单元120进行初始化，以保证处理器100中的固件程序的正常运行。

进一步地，处理器100还包括现场可编程门阵列170；现场可编程门阵列170作为重组控制单元120的选备，现场可编程门阵列170用于当重组控制单元120出现异常时代替重组控制单元120工作。具体地，该现场可编程门阵列170为市面常见的FPGA(Field-Programmable Gate Array)，由可编程逻辑器件和可编程I/O模块配成阵列组成，并由可编程的内部连线连接这些逻辑器件和I/O来实现不同的重组电路的设计；当重组控制单元120出现异常时，将FPGA作为重组控制单元120的选备来根据相应的重组规则进行相应的重组电路的构成，以实现相应控制指令的执行，提高了处理器100的重组功能的稳定性。

以一个具体的例子来说明图3所示的处理器100的工作原理，在安全模式下，需要处理器100可以稳定运行，此时可将随机队列存储单元111中的预置的重组规则和配置信息导入到重组控制单元120中建立重组，重组控制单元120根据预置的重组规则对接收到的控制指令进行重组操作，实现对相应控制指令的操作；在安全模式下，需要处理器100按照用户的需求进行重组操作，用户的自定义的重组规则的相关信息存储在非易失性存储单元112中，将非易失性存储单元112中的自定义的重组规则导入到重组控制单元120中建立重组，重组控制单元120根据自定义的重组规则对接收到的控制指令进行重组操作，实现对相应控制指令的操作，每次非易失性存储单元112中的数据被更改后，都需要将修改部分的重组规则的信息导入到重组控制单元120中重新建立重组。重组控制单元120是实现重组操作的控制实体，通过选通器150将处理器100中的各个逻辑器件的可控节点连接到重组控制单元120上，重组控制单元120根据重组规则指示的逻辑将各个逻辑器件的可控节点进行连接或者断开，处理器100中的译码器在译码完成后对重组控制单元120整合后的更高一层次的可控节点进行控制，处理器100中的总线控制也会根据重组控制模块120中的重组操作进行相应的数据位的调整。当一个应用程序注入到处理器100中并开始运行时，如果该应用程序注入时携带相应的重组规则，则将该应用程序对应的重组规则从处理器100的总线控制转移到非易失性存储单元112中，当该应用程序暂停运行时将其对应的重组规则备份至重组切换表中，当该应用程序重新被唤醒时，非易失性存储单元112从重组切换表中读取相应的重组规则并存储，重组控制单元120重新根据非易失性存储单元112中的重组规则对该应用程序的继续运行过程中产生的控制指令在进行相应的重组操作后保证有效执行。当重组操作的逻辑发生异常时，异常复位逻辑单元160检测出重组控制单元120的异常状态，并控制重组控制单元120从随机队列存储器111中获取原始的预置的重组规则及相关配置信息，根据获取到的重组规则重新建立重组，同时异常复位逻辑单元160通知处理器100进入安全模式，通过处理器100的固件程序来修复重组操作过程中所产生的问题。

其中，每当重组规则发生变化，处理器需要加载新的重组规则时，需要先对处理器进行初始化处理，使得处理器中的资源器件恢复到初始状态，初始状态的资源器件是处理器处于非重组工作状态下的资源组成，以初始状态的资源器件来执行对新的重组规则的加载操作，等到新的重组规则加载完毕后，再根据该重组规则执行相应的重组控制。

综上所述，本发明提供的这种处理器对于正在其中运行的应用程序经译码得到的控制指令，不同于现有技术中得到控制指令后直接控制相应的资源部件执行该控制指令的，而是根据配置信息存储区中存储的重组规则控制响应的逻辑器件组成能够执行相应控制指令的重组电路，利用该重组电路来执行该控制指令。本发明提供的这种的处理器中的逻辑器件重组得到的重组电路从粒度上等效于现有技术的处理器中的资源器件，也就是说，现有技术中处理器只能控制资源部件，而本发明提供的这种处理器能够控制构成资源部件(即重组电路)的逻辑器件，即处理器的资源控制粒度被高度细化，在实现一个控制指令时，处理器可以根据需要按照重组规则选择逻辑器件连接成不同的重组电路，有效地提高了对控制指令的执行过程的破解成本，极大地提高了处理器中应用程序在运行过程中对应的控制指令的执行安全性，使得处理器更加安全稳固。

以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (9)

1.一种处理器，其特征在于包括：配置信息存储区，重组控制单元；

所述配置信息存储区用于存储配置信息，所述配置信息中包括重组规则；

所述重组控制单元用于控制所述处理器中的各个逻辑器件之间的连接关系；所述重组控制单元用于接收所述处理器中正在运行的应用程序经译码得到的控制指令，根据所述配置信息存储区中的重组规则选择相应的逻辑器件构成执行所述控制指令的重组电路，以实现所述控制指令的执行。

2.如权利要求1所述的处理器，其特征在于，

所述重组控制单元还用于接收所述处理器中正在运行的应用程序经译码得到的多个控制指令，根据所述配置信息存储区中的重组规则对所述多个控制指令进行宏加工，得到包含所述多个控制指令的宏控制指令，并根据所述宏控制指令选择相应的逻辑器件构成执行所述宏控制指令的重组电路，以实现所述宏控制指令的执行。

3.如权利要求2所述的处理器，其特征在于，

对所述多个控制指令进行的宏加工包括：对所述多个控制指令进行的排序、拼装、替换和/或延时。

4.如权利要求1所述的处理器，其特征在于，

所述配置信息存储区中的重组规则为随时间变化的规则；

所述配置信息存储区中的重组规则以预定加密方式存储。

5.如权利要求4所述的处理器，其特征在于，所述配置信息存储区中的重组规则包括如下一种或多种：

指示所述处理器中运行的应用程序的输出数据的存储方式的规则；

指示所述处理器中运行的应用程序中的指定算法的电路实现方式的规则；

指示所述处理器中运行的应用程序的编码指令的译码方式的规则。

6.如权利要求1所述的处理器，其特征在于，所述处理器还包括：配置信息输入接口；

所述配置信息存储区与所述配置信息输入接口连接，所述配置信息存储区用于从所述配置信息输入接口获取并存储重组规则。

7.如权利要求1所述的处理器，其特征在于，所述处理器还包括：选通器；

所述重组控制单元与所述选通器连接，所述选通器与所述处理器中的各个逻辑器件连接；

所述选通器用于根据所述重组控制单元发送的重组信号控制所述处理器中的各个逻辑器件之间的连接关系。

8.如权利要求1所述的处理器，其特征在于，所述处理器还包括：异常复位逻辑单元；

所述异常复位逻辑单元与所述重组控制单元连接，所述异常复位逻辑单元用于监测所述重组控制单元的工作状态，当监测到所述重组控制单元的工作状态发生异常时，对所述重组控制单元进行初始化。

9.如权利要求1所述的处理器，其特征在于，所述处理器还包括：现场可编程门阵列；

所述现场可编程门阵列作为所述重组控制单元的选备，用于当所述重组控制单元出现异常时代替所述重组控制单元工作。