CN107690773B - 用于经由芯片间跳频总线的安全数据传送的系统和方法 - Google Patents

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Abstract

本文描述的系统和方法提供了一种用于经由芯片间跳频总线进行安全数据传送的方法。该方法包括将位于第一电子组件内的非易失性存储元件配置成用与第一电子组件相关联的第一唯一标识符进行预编程。该方法还包括将位于第一电子组件内的第一加扰模式生成器配置成在第一电子组件的运行时基于第一计数器值生成第一加扰模式。该方法进一步包括将位于第一电子组件内的第一异或门配置成接收来自第一加扰模式生成器的第一加扰模式和来自收发器缓冲器的数据，以生成将要从第一电子组件发射出去的输出数据。

Description

用于经由芯片间跳频总线的安全数据传送的系统和方法
相关申请的交叉引用
本公开要求于2015年5月1日提交的美国临时专利申请No.62/156,094和于2016年2月19日提交的美国专利申请No.15/048,135的权益，在此通过引用将其全部内容并入本文。
技术领域
本公开涉及例如在集成电路板上的经由芯片间跳频总线的安全数据传送。
背景技术
这里提供的背景技术用于一般性地呈现本公开的上下文的目的。当前所称的发明人的工作在本背景技术章节中描述该工作的程度上，以及在提交时可能不会被另外认定为现有技术的本描述的方面，既不明确地也不隐含地被承认为相对于本公开的现有技术。
在印刷电路板上，多个电子组件通常可以被机械地支撑并且被电连接以执行数据处理任务。例如，多媒体处理芯片可以从通信芯片接收加密的多媒体数据，以便经由用户接口来处理并且然后显示多媒体内容。多媒体处理芯片可对接收到的数据进行解密，并且将解密后的数据发送回通信芯片以发射到显示器组件。如果将探测电路装置添加到通信芯片，则解密后的数据可以被探测电路装置拦截。因此，原始加密的多媒体数据可通过探测电路装置被暴露给第三方，并且电路的数据安全被破坏。
发明内容
这里描述的系统和方法提供了一种用于经由芯片间跳频总线的安全数据传送的方法。该方法包括将位于第一电子组件内的非易失性存储元件配置成用与第一电子组件相关联的第一唯一标识符进行预编程。该方法进一步包括将位于所述第一电子组件内的第一加扰模式生成器配置用于在所述第一电子组件的运行时基于第一计数器值生成第一加扰模式。该方法进一步包括将位于所述第一电子组件内的第一异或门配置成接收来自所述第一加扰模式生成器的第一加扰模式和来自收发器缓冲器的数据，以用于生成将要从所述第一电子组件发射出去的输出数据。
在一些实现中，所述非易失性存储元件包括熔丝块或一次性编程元件，并且所述非易失性存储元件在制造阶段期间用公共的运输密钥(transit key)进一步预编程。
在一些实现中，所述非易失性存储元件进一步用基于PCB(印刷电路板)上的每个芯片的所述唯一标识符的列表计算的哈希摘要进行编程，并且在用所述哈希摘要进行编程之后，所述非易失性存储元件被锁定以防止不希望的改变。
在一些实现中，所述哈希摘要被用来通过与新近计算的哈希摘要进行比较来认证安装在所述PCB上的所有芯片，并且其中，在设备的制造阶段、测试阶段或者初始化阶段期间执行所述认证。
在一些实现中，所述输出数据在经由芯片间总线通信地耦合到所述第一电子组件的第二电子组件处被接收；并且其中，所述第二电子组件包括第二加扰模式生成器，以基于第二计数器值生成第二加扰模式，其中，将所述第二计数器值与所述第一计数器值同步。
在一些实现中，所述第二电子组件还包括第二异或门，以接收来自所述第二加扰模式生成器的所述第二加扰模式和从第一电子组件接收的数据，以生成将要进入所述第二电子元件处的接收器缓冲器的输出数据。
在一些实现中，将所述第二计数器值与所述第一计数器值同步，并且将所述第二加扰模式与所述第一加扰模式同步。
在一些实现中，所述第一加扰模式生成器基于以可变速率使用第一加密密钥以密码方式创建的同步模式来生成新的比特模式。
在一些实现中，当所述第一加扰计数器值达到预定计数时，所述第一加扰模式生成器基于用所述第一加密密钥以密码方式创建的同步模式周期性地生成新的比特模式。
在一些实施例中描述的系统和方法提供了用于经由芯片间跳频总线的安全数据传送的电路装置。所述电路装置包括将用与第一电子组件相关联的第一唯一标识符进行预编程的非易失性存储元件。所述电路装置还包括第一加扰模式生成器，以在所述第一电子组件运行时基于第一计数器值生成第一加扰模式。所述电路装置还包括第一异或门，以接收来自所述第一加扰模式生成器的所述第一加扰模式以及来自收发器缓冲器的数据，以生成将从所述第一电子组件发射出去的输出数据。
在一些实施例中描述的系统和方法提供了一种用于经由芯片间跳频总线的安全数据传送的方法。该方法包括将位于电子组件内的非易失性存储元件配置成用与所述电子组件相关联的唯一标识符和和运输密钥进行预编程。所述方法进一步包括将位于所述电子组件内的加扰模式生成器配置用于在所述电子组件的运行时基于计数器值生成加扰模式。所述方法进一步包括基于芯片间通信协议将位于所述电子组件内的收发器组件或接收器组件配置成发射控制分组集合以实施安全检查并设置芯片间安全通信。所述芯片间通信协议包括在报头帧和确认帧中定义的信号比特集合，以建立用于加扰模式生成器的同步数据加扰机制。所述方法进一步包括将位于所述电子组件内的所述加密组件配置成用运输密钥来加密所述唯一标识符并且向另一电子组件发送所述加密的第一唯一标识符。
在一些实现中，芯片间通信协议包括公共密钥基础设施(PKI)方案以建立安全通信信道，并且其中，所述PKI方案支持新的电子组件的实时和按需添加。
附图说明
结合附图考虑以下详细描述，本公开的其他特征、其性质和各种优点将变得显而易见，其中相同的附图标记始终表示相同的部件，并且其中：
图1A提供了示例框图，其图示了根据本公开各种实施例的基于多裸片的架构(MDBA)平台内的芯片间跳频总线(IHB)安全组件。
图1B-图1C提供了示例框图，其图示了图1A中的电子组件100和101的详细结构组件，以及根据本公开各种实施例的它们之间的数据传送。
图2提供了逻辑流程图，其图示了根据本公开各种实施例的具有增强的IHB安全的安全数据传送的示例工作过程。
图3A和图3B提供了示例框图，其图示了根据本公开各种实施例的用于增强的IHB安全的经修改的IHB分组格式。
图4提供了示例框图，其图示了根据本公开各种实施例的用于安全检查、AES密钥设置和/或加扰模式初始化的IHB命令的数据格式。
图5A和图5B提供了示例框图，其图示了根据本公开各种实施例的两个电子组件(例如，芯片#0 100和芯片#1 101)之间的加扰过程。
图6提供了示例框图，其图示了根据本公开各种实施例的可用于热插入的IHB安全模块。
具体实施方式
本公开描述了一种方法和系统，用于经由主板上的芯片间跳频总线(IHB)在电子组件之间安全地传送数据的机制。具体而言，电子组件内的IHB安全模块可以生成加扰模式，以对要发送的数据进行加扰或对接收到的数据进行解扰。收发器组件和接收器组件分别同步地生成和使用用于加密或解密的加扰模式，使得接收器组件可以对从收发器接收到的安全数据分组进行解扰。
图1A提供了示例框图，其图示了在基于多设备的架构(MDBA)平台内的IHB安全组件。如图1A中所示，诸如芯片#0 100和芯片#1 101之类的多个电子组件可以经由主板上的IHB连接。例如，芯片#0 100可以是诸如多媒体处理器等的主芯片，而芯片#1 101可以是将多媒体数据流传输到芯片#0 100的通信芯片。
芯片#0 100可以具有IHB物理层104，IHB物理层104包括收发器和接收器，以将数据112发射到芯片#1 101的IHB物理层108或者从芯片#1 101的IHB物理层108接收数据113。在芯片#0 100接收的数据可以由IHB控制器106处理，IHB控制器106经由传输层102和数据链路层103传递数据。类似地，在芯片#1 101处，IHB控制器109控制数据发射和处理。
可以采用IHB安全模块105来提供将被发射到芯片#1 101的安全数据110，如在图1B中进一步讨论的。
图1B和图1C提供示例框图，其图示了图1A中的电子组件100和101的详细的结构组件，以及根据本公开各种实施例的它们之间的数据传送。IHB控制器106可以以1GHz的时钟速率操作。传输层102可以经由有限状态机(FSM)桥113从另一片上组件(图1B中未示出)分别读取或写入数据116a或116b。在被发送到数据链路层103之前，数据可以被暂时存储在传输缓冲器114处。在传输层102和数据链路层103之间采用FSM 115进行IHB帧控制。在FSM115处，一旦IHB安全组件105建立设备上电AES密钥和/或生成新的加扰同步模式，就可以将信任比特(例如，图3B中的301)和/或同步比特添加到分组报头帧。在传输层102和数据链路层103之间传送的数据117a-b可以是报头分组帧、数据分组帧、以及其他以高时钟速率的控制分组帧。
在数据链路层103处，可以将收发器先进先出(FIFO)缓冲器119a或接收器FIFO缓冲器119b用于缓冲要被发射或被接收的数据。收发器FIFO缓冲器118a的输出数据119a可以与从IHB安全模块105获得的收发器加扰模式121(例如，高达128比特)一起被应用于异或逻辑门(例如，高达128比特)。然后，在被发送到IHB物理层104之前，异或门125a的输出可以被传递到循环冗余校验(CRC)组件126a。类似地，从IHB物理层104被输入到CRC组件126b的任何数据与从IHB安全模块105获得的接收器加扰模式122一起被馈送到异或逻辑门125b中。以这种方式，异或逻辑门125b的输出随后被加载到接收器FIFO缓冲器118b。
IHB安全模块105可以操作在时钟速率上，该时钟速率与用于收发器FIFO缓冲器118a的数据输出119a或者到接收器FIFO缓冲器118b的数据输入119b的时钟速率同步。IHB安全模块105包括已经用通用唯一标识符(UUID)和传输加密密钥预编程的熔丝存储元件125。例如，UUID(例如，64比特)被配置为跨不同电子组件上的IHB安全模块而全局唯一。传输加密密钥(例如，256比特等)可以由制造商预编程，例如参见图2中的205。
当芯片#0 100分别用作收发器或接收器时，IHB安全模块105进一步包括加扰模式生成器137-138。加扰模式生成器137-138分别生成将被馈送到异或门125a-b的加扰模式121-122，如图2中进一步讨论的。
在IHB物理层104的物理编码子层166(PCS)处，在芯片#0 100充当收发器时将被发送的数据在发送到串行器149之前，在条带化接口(stripe interface)147处被处理。类似地，当芯片#0 100充当接收器时接收到的数据在解串器151处被解串并且在148处被去条带化。物理介质附接(PMA)层165接收数据142或者向另一IHB组件例如芯片#1 101发送数据141。
如在图1C中所示，芯片#1 101包括与芯片#0 100中类似的模块，包括但不限于异或门156、CRC模块160和接收器FIFO缓冲器164。结合图2讨论例如芯片#0 100和芯片#101的两个IHB组件之间的进一步交互。
图2提供了逻辑流程图，其图示了根据本公开各种实施例的具有增强的IHB安全的安全数据传送的示例工作过程。在制造/测试阶段201，可以应用测试程序以在IHB芯片制造过程期间在205处将UUID和运输密钥编程到它们相应的熔丝块(例如，图1B中的125)中，并且在207处锁定熔丝块。例如，为了实现测试程序205，可以在每个IHB芯片中被预编程的所有运输密钥可以具有相同的值。一旦所有的IHB芯片被安装到印刷电路板(PCB)上，主IHB芯片(例如，在MDBA平台被加电之后在重置时释放的第一IHB芯片)可以向MDBA平台内的所有IHB芯片发出IHB命令分组帧广播。然后，主IHB芯片可以得到相应的IHB芯片的每个UUID，以及由AES使用运输密钥加密的UUID的密文。通过这种方式，主IHB芯片可以验证每个IHB芯片内的熔丝块中的预编程的运输密钥是否有效。如果不知道(blown)传输加密密钥或者发现UUID的密文不正确，则相应的电子组件(例如，图1B中的数据链路层103)在数据传送中不胜任在IHB信任模式下运行。
在熔丝块已经被预编程之后，MDBA平台绑定过程可以在209处例如在设备制造阶段期间由设备制造商来执行。例如，为了在MDBA平台上执行绑定过程，MBDA平台的主IHB芯片内的安全IP模块可以在列出所有UUID的数据文件上计算哈希摘要，其包括MDBA平台上的每个电子组件(例如，包括图1A中的芯片100-101)的唯一配置信息。然后，要将哈希摘编程到主IHB芯片的其专用熔丝块(例如，图1B中的125)中，并且然后锁定熔丝块以防止任何不希望的改变(例如，来自第三方插入的探测电路装置)。在绑定过程中可以采用哈希值，例如SHA-256条目。一旦MDBA平台完成绑定过程，就可以防止IHB芯片替换，因为IHB组件之间的预配置连接中的任何不希望的改变都可以基于编程的哈希摘要被检测到。这样，就可以将MDBA平台建立为虚拟的片上系统(SoC)模块。
MDBA平台绑定/检查可以是MDBA平台上电测试(POST)过程的一部分，以验证主板上的IHB组件(例如，包括图1中的芯片100-101)之间的预配置连接是否没有被改变。例如，在MDBA平台上电之后，主IHB芯片可以向每个IHB控制器发出IHB命令广播，以用于获取其由存储在熔丝块125中的运输密钥加密的UUID密文。一旦被接收，主IHB芯片就可以使用存储在熔丝块125中的运输密钥用IHB安全模块105内其相应的AES引擎126来解密所有的UUID密文。在用于MDBA平台绑定的哈希计算时，数据文件中列出的UUID序列可能需要是一致的。一旦UUID列表已经被组装成数据文件，主IHB芯片就可以计算哈希摘要并且将其与主IHB芯片内的熔丝块(例如参见图1B中的125)中存储的平台绑定值进行比较。如果已经检测到任何不一致，则可能已经插入了第三方探测电路装置来拦截主板上的数据，而制造商可能需要停止MDBA平台的启动。
当在初始化阶段202期间初始化设备的主板时，可以在211处执行上电MDBA平台安全检查和认证。在每个MDBA平台冷启动时(例如，当主板电源被物理地关闭并再次打开时)，第一个被释放的IHB组件(例如，主IHB芯片)负责验证平台上的所有IHB连接被一致地绑定。例如，作为对现有的IHB枚举过程的完成的补充或者在现有的IHB枚举过程的完成之后，主IHB芯片可以从主板/设备上的所有IHB组件得到UUID。高级加密标准(AES)引擎(例如，图1B中的126)可以使用在熔丝块中(例如，图1B中的125)预编程的运输密钥，在AES-ECB(电子码本)方式下用128比特填充来加密UUID。所得的加密数据(例如，以密文的形式)可以在主IHB芯片中被使用，或者被发送到主IHB芯片(例如，当芯片#0 100不是主IHB芯片时)。
在从电子组件接收到加密数据时，主IHB芯片可以针对每个UUID分组对其进行解密，并且使得片上安全模块(例如，类似于IHB安全模块105)计算UUID数据文件的哈希摘要。如果所计算的哈希摘要与先前存储在主IHB芯片的安全模块内的熔丝块125中的一次编程(OTP)哈希值匹配，则安全检查被完成，并且主IHB芯片可以向每个IHB连接器发送确认封装，以跨MDBA平台向每个IHB控制器设定信任比特(例如，参见图3B中的301)。
在主板的初始化之后，在213处，IHB安全模块(例如，图1B中的105)可以通过初始化AES密钥设置来初始化加密过程，并且为加扰模式生成器设定初始计数器。在每个MDBA平台冷启动时，主IHB芯片可以设置由硬件熵比特生成器模块生成的IHB_Key(例如，参见图1B中的131，可以是128比特等)表示的AES加密密钥，作为示例，其对于整个电源周期可能是有效的。主IHB芯片还可以开始一个过程，该过程用于对MDBA平台内每个可能的IHB连接来初始化所有的收发器计数器值Sync_CNT_TX(例如，图1B中的132)和接收器计数器值Sync_CNT_RX(例如，图1B中的133)。例如，发射组件的收发器计数器值和接收组件的接收器计数器值将被同步以使得可以执行数据加密和解密，因为这两个组件以相同状态被初始化。
主IHB芯片可以调用片上安全模块(例如，类似于IHB安全模块105)以用于生成充当AES IHB_Key 131的随机模式以及初始模式Sync_CNT(例如，128比特随机值)，并且每个IHB控制器导出它以定义初始同步计数器值SYNC_CNT_TX 132和SYNC_CNT_RX133(128比特)，用于生成初始同步加扰模式Sync_SP_TX/Sync_SP_RX 137/138以保护跨MDBA平台的收发器/接收器数据通信。然后，安全模块可以使用运输密钥(位于熔丝块125中)在AES-ECB方式下加密AES IHB_Key 131和Sync_CNT模式。然后，加密结果被发送到跨MDBA平台的每个IHB组件内的所有IHB控制器。
在从主IHB组件接收到加密的数据分组后，每个IHB控制器可以使用存储在相应的IHB组件中的相应的熔丝块中的熔丝运输密钥来解密该数据分组。在解密之后，恢复的IHB_Key 131被加载到相应的缓冲器135中。
为了导出初始计数器值Sync_CTN_TX 132和Sync_CTN_RX133，每个IHB控制器可能需要得到其对等的IHB组件芯片ID，并且生成两个对等IHB芯片之间的公共计数器值以覆盖双通信信道。例如，在图1B-图1C中的相应的示例中，针对芯片#0 100的初始同步计数器值可以被计算为：
Sync_CNT_TX＝[Chip0_IHB_ID]||[零填充]XOR Sync_CNT
Sync_CNT_RX＝[Chipl_IHB_ID]||[零填充]XOR Sync_CNT，并且针对芯片#1 101的初始同步计数器值可以被计算为：
Sync_CNT_TX＝[Chipl_IHB_ID]||[零填充]XOR Sync_CNT
Sync_CNT_RX＝[Chip0_IHB_ID]||[零填充]XOR Sync_CNT。
在设备的主板的运行时203期间，用在IHB连接的两端处的配对的收发器和接收器内的TX/RX加扰模式生成器137-138动态产生的公共加扰模式，通过在分组帧上的异或逻辑运算(例如，参见图1B中的125a-125b)，对在两个相邻的IHB芯片之间通信的所有分组帧进行加扰/解扰。例如，当在两个组件之间建立信任的IHB连接(例如，芯片#0 100向芯片#1101发射数据分组)时，数据分组在发射到芯片#1 101之前由异或逻辑125a加扰。如图1C中所示，然后在异或逻辑156处对在芯片#1 101处接收的分组进行解扰。信任的连接需要连接的两端均起始于从Sync_CNT导出的公共计数器值，即，收发器组件(例如，芯片#100)的Sync_CNT_TX等于接收器组件(例如，芯片#1 101)的Sync_CNT_RX。
信任的IHB连接可以对IHB组件之间的所有数据业务(例如，图1B中的141-142)进行加扰。从收发器加扰模式生成器137生成的所有链路层收发器FIFO数据帧119a和加扰模式121通过异或门125a被传递。类似地，用在接收器加扰模式生成器138处生成的相同模式122，接收FIFO数据帧经由异或门125b被解扰。
在现有的同步模式已经被带至加扰模式生成器137-138之后，每个IHB控制器106可以立即产生新的同步加扰模式。更新的同步加扰模式可以通过IHB连接的两个IHB组件之间的收发器和接收器以下列方式独立计算：
对于收发器(例如，在步骤215)，收发器计数器132增加1，例如，Sync_CNT_TX++；然后通过使用IHB_key 131在AES-ECB方式下对递增的Sync_CNT_TX进行加密，例如Sync_SP_TX＝使用IHB_Key的AES_ECB(Sync_CNT_TX)，来生成用于收发器的同步加扰模式。一旦生成了Sync_SP_TX，收发器就可以打开正在向接收器发送的下一报头分组帧(例如，参见图5A中的507)中的同步比特。
类似地，对于接收器(例如，在步骤217)，接收器计数器133增加1，例如Sync_CNT_RX++；然后通过使用IHB_key131在AES-ECB方式下对递增的Sync_CNT_RX进行加密，例如，Sync_SP_RX＝使用IHB_Key的AES_ECB(Sync_CNT_RX)，来生成用于接收器的同步加扰模式。一旦生成了Sync_SP_RX，接收器就可以打开朝向收发器的下一确认分组帧(例如，参见图5B中的508)中的同步比特。
一旦收发器检测到在IHB连接的两端已经建立同步比特状态，则TX IHB控制器(例如，图1B中的106)就可以用新生成的SYNC_SP_TX 505对TX FIFO数据的报头分组帧(例如，图1B中的119a，其可以高达128比特)执行异或操作。类似地，接收器也可以在两端已检测到相同的同步比特状态，并且RX IHB控制器可以等到来自其对等方的下一加扰报头分组帧被接收为止，并且通过用新生成的SYNC_SP_RX 510来执行异或操作对分组帧进行解扰。
在设备的运行时期间，为了保护IHB连接上的后续数据帧通信，收发器IHB控制器可以使用TX-加扰模式生成器137以TX_FIFO数据119a的时钟速率保持更新加扰模式Update_SP_TX，以对最初由Sync_SP_TX定义的加扰模式进行打乱。然后，在CRC操作126a之前，TX IHB控制器用FIFO数据119a对新更新的加扰模式121执行异或操作以对TX数据帧进行加扰。一旦TX IHB控制器使用新创建的Sync_SP_TX 505对报头分组帧进行加扰，TX_Scramble模式生成器137内的加扰模式就用Sync_SP_TX得到重置。
另一方面，作为回应，接收器IHB控制器155可以以相同的方式执行来处理传入的后续加扰的数据帧，以便成功地对从IHB连接的收发器中接收到的数据帧进行解扰。例如，接收器IHB控制器使用RX加扰模式生成器138以RX_FIFO数据119b的时钟速率保持更新加扰模式Update_SP_RX，以对由Sync_SP_RX初始定义的加扰模式进行打乱。然后，RX IHB控制器对新更新的加扰模式122与CRC 126b之后处理的数据执行异或操作，以便对所接收的数据帧进行解扰。一旦RX IHB控制器使用新创建的Sync_SP_RX 510对接收到的报头分组帧进行解扰，RX加扰模式生成器138内的加扰模式就用Sync_SP_RX得到重置。因此，一旦主IHB芯片在POST处完成MDBA平台绑定验证，并且跨MDBA平台将其新创建的IHB_KEY和Sync_CNT安全地递送到每个单独的IHB控制器，然后就可以触发IHB控制器内的所有安全模块来执行如上所述的运行时加扰模式同步过程。用于收发器或接收器的同步加扰模式可以被重新生成，以在221处周期性地对收发器和接收器进行重新同步，例如，如图5A和图5B所示。
图3A和图3B提供了示例框图，其图示了根据本公开各种实施例的用于增强的IHB安全的经修改的IHB分组格式。如图3B中所示，信任状态比特301被插入到IHB分组以指示数据分组是否通过安全IHB组件之间的信任连接被发送，例如，IHB组件已经在图2中的211处在MDBA安全检查时被验证。同样，同步比特302也可以被插入到IHB分组，以指示安全模块是否已经计算新的同步加扰模式并且准备好用于对加扰模式生成器进行重新同步。
图4提供了示例框图，其图示了根据本公开各种实施例的用于安全检查、AES密钥设置和/或加扰模式初始化的IHB命令的数据格式。如图4中所示，子命令段402被添加到命令分组401。加密的UUID405、加密的上电IHB AES密钥406和加密的IHB同步加扰模式407可以被存储在子命令扩展402中的字段404中。
图5A和图5B提供了示例框图，其图示了根据本公开各种实施例的例如，芯片#100和芯片#1 101的两个电子组件之间的加扰过程期间的数据分组帧的示例数据结构。如图5A中所示，将要从收发器(例如，图1B中的119a)发射的数据包括将要从芯片#0 100发送到芯片#1 100的一系列数据分组TX_FIFO(报头帧540或数据帧541)501。报头帧540可以包括信任状态比特trust_bit 545(例如，类似于图3B中的301)和同步状态比特sync_bit 546(例如，类似于图3B中的302)。
在相应的示例中，芯片#0 100用作收发器，而图5B中的芯片#1 101链路层用作接收器。收发器芯片#0 100生成例如类似于图1B中的121的加扰模式。多个收发器加扰帧502可以在收发器芯片#0100处被生成。可以以所配置的速率恒定地、周期性地或间歇性地生成同步加扰模式Sync_SP_Tx 503，以与在对应的接收器(例如，图5B中的芯片#1 101)处生成的对应随机模式同步，例如，图5B中的同步解扰模式Sync_SP_Rx 517。
在步骤531，一旦收发器芯片#0 100处的TX安全模块(例如，图1B中的105)生成下一同步加扰模式Sync_SP_TX，则IHB控制器(例如，参见图1B中的106)可以在下一报头帧507中设定Sync_bit。对应地，在图5A中的步骤532处或图5B中的步骤537处，在检测到接收到指示RX已经生成匹配的同步加扰模式508的确认帧时，芯片0 100链路层通过异或操作用同步加扰模式Sync_SP_Tx 505对下一报头帧538进行加扰。同时，芯片0 100链路层用新的同步加扰模式Update_SP_Tx 504重置收发器加扰模式生成器(例如，图1B中的137)。然后，由收发器加扰模式生成器(例如，图1B中的137)以与TX-FIFO帧501的数据速率匹配的速率生成更新的加扰模式Update_SP_Tx 504。以这种方式，那么随后可以使用更新的加扰模式对从TX-FIFO 501发出的数据分组进行加扰。在一些实现中，可以以预定速率来重置加扰模式，其可以由IHB连接的任一端处的IHB控制器来配置。
在接收器芯片1 101处，类似地，同步加扰模式Sync_SP_Rx 510也可以以由接收器IHB控制器配置的速率重新生成，例如以便与收发器同步。接收器芯片#1 101可以从收发器接收多个数据分组帧RX_FIFO 512，并且可以生成解扰帧511。接收器安全模块(例如，图1B中的105)可以使用其具有IHB_Key的AES密码引擎(例如，图1B中的126)内部地生成同步加扰模式，以对在每个步骤处递增的计数器值Sync_CNT_RX(例如，图1B中的133)进行加密。通过这种方式，收发器和接收器均可以具有完全相同的、将被用作同步加扰模式的随机密文值。在步骤537，一旦已经生成新的同步模式Sync_SP_RX 510，则芯片#1IHB控制器(例如，图1B中的155)可以经由确认帧508将其传递到芯片#0 100收发器。在步骤538处，一旦芯片#1110IHB控制器识别IHB连接的收发器和接收器均已建立同步加扰模式，则在CRC(例如，图1B中的160)之后接收到的下一连续的加扰报头帧539可以用新的Sync_SP_RX 510通过异或操作(例如，图1B中的156)被解扰。芯片1 101RX IHB控制器可以用新模式Sync_SP_RX重置接收器加扰模式生成器(例如，图1B中的163)，并且将其激活以生成Update_SP_RX 509的新序列。然后，更新的加扰模式Update_SP_RX 509被用于对接收到的数据分组进行解扰。例如，在510处，同步的加扰模式的生成可以被用于突发和连续的不可知的加扰。
图6提供了示例框图，其图示了根据本公开各种实施例的可用于热插入的IHB安全模块。例如，对于承载主IHB芯片#0 601、IHB芯片#1 602和IHB芯片#2 602的MDBA主板600，添加IHB插入卡610，从而引入了新的IHB组件芯片#3 604和芯片#4 605。因此，需要由MDBA主板600对新的芯片#3 604和芯片#4 605进行验证以确保安全，例如，没有探测电路装置与新组件附接。动态绑定过程可以经由具有设备制造商签署的数字签名的公共密钥基础设施(PKI)来执行。例如，主IHB芯片#0 601可以采用信任模块617，使得信任模块617接收由信任引导密钥签署的芯片604和605的UUID列表上的数字签名，并验证该数字签名是否有效。在验证之后，例如芯片#3 604和芯片#4 605的热插入芯片可以用其IHB安全模块的OTP运输密钥通过AES-ECB解密从主IHB芯片获取IHB-Key 131和Sync_TX，此外，如结合图1B所讨论的，以类似于板上IHB组件执行的方式，两个芯片均可能需要导出对应的Sync_CNT_TX和Sync_CNT_RX对，以完成对强调的IHB安全协议的设置来保护它们相应的IHB通信。
虽然本文已经示出和描述了本公开的各种实施例，但是对于本领域技术人员来说显而易见的是，这样的实施例仅仅是作为示例而提供的。本领域技术人员现在将在不偏离本公开的情况下想到许多变化、改变和替换。应当理解，可以在实践本公开时采用本文所述的本公开的实施例的各种替代方案。意图是以下权利要求限定本公开的范围，并且由此涵盖这些权利要求及其等同物范围内的方法和结构。
上文仅仅是对本公开的原理的说明，并且可以在不脱离本公开的范围的情况下进行各种修改。呈现本公开的上述实施例是为了说明而非限制的目的，并且本公开仅由随后的权利要求来限制。

Claims (22)

1.一种用于经由芯片间跳频总线进行第一电子组件和多个电子组件之间的安全数据传送的方法，所述方法包括：
在将所述第一电子组件与所述多个电子组件连接之前，利用第一唯一标识符和预编程的运输密钥，对位于所述第一电子组件内的非易失性存储元件进行编程，所述第一唯一标识符唯一地标识所述第一电子组件，所述预编程的运输密钥对于所述第一电子组件和所述多个电子组件是公共的；
在将所述第一电子组件与所述多个电子组件连接之后，将来自所述第一电子组件的命令分组广播给所述多个电子组件；
从所述多个电子组件中的每个电子组件接收所述多个电子组件中的每个电子组件的相应的预编程的运输密钥和相应的唯一标识符；
在所述第一电子组件处，基于与位于所述第一电子组件内的所述非易失性存储元件中编程的所述预编程的运输密钥的比较，验证从所述多个电子组件中的每个电子组件接收到的所述预编程的运输密钥；
经由位于所述第一电子组件内的第一加扰模式生成器，在所述第一电子组件的运行时基于第一计数器值生成第一加扰模式；以及
在位于所述第一电子组件内的第一异或门处，接收来自所述第一加扰模式生成器的所述第一加扰模式和来自收发器缓冲器的数据，以生成输出数据，所述输出数据将要从所述第一电子组件发射给所述多个电子组件中的之前已经验证的第二电子组件。
2.根据权利要求1所述的方法，其中，所述非易失性存储元件包括熔丝块或一次性编程元件，并且所述非易失性存储元件进一步在制造阶段期间用公共的所述运输密钥进行预编程。
3.根据权利要求1所述的方法，其中，所述非易失性存储元件进一步用哈希摘要进行编程，所述哈希摘要是基于设备内的所有IHB组件的唯一识别符(UUID)的列表计算的；以及
在用所述哈希摘要进行编程之后，所述非易失性存储元件被锁定以防止不希望的改变。
4.根据权利要求3所述的方法，其中，所述哈希摘要被用来通过与新近计算的哈希摘要进行比较来认证所述设备内的所有所述电子组件及其连接，
并且其中，在所述电子组件的制造阶段、测试阶段或初始化阶段期间执行所述认证。
5.根据权利要求4所述的方法，其中，所述输出数据在所述第二电子组件处被接收，所述第二电子组件经由芯片间总线被通信地耦合到所述第一电子组件；并且其中，所述第二电子组件包括第二加扰模式生成器，以基于第二计数器值生成第二加扰模式，其中，所述第二计数器值与所述第一计数器值同步。
6.根据权利要求5所述的方法，其中，所述第二电子组件还包括：
第二异或门，所述第二异或门接收来自所述第二加扰模式生成器的所述第二加扰模式和从所述第一电子组件接收的数据，以生成将要进入所述第二电子组件处的接收器缓冲器的输出数据。
7.根据权利要求5所述的方法，其中，所述第二计数器值与所述第一计数器值同步，并且所述第二加扰模式与所述第一加扰模式同步。
8.根据权利要求1所述的方法，其中，使用第一加密密钥来生成所述第一加扰模式。
9.根据权利要求1所述的方法，其中，使用具有递增的同步计数器值的第一加密密钥来以密码方式生成所述第一加扰模式。
10.根据权利要求1所述的方法，其中，当所述第一计数器值达到预定计数时，所述第一加扰模式生成器周期性地生成新的比特模式，或者所述第一加扰模式生成器以配置的速率间歇性地生成新的比特模式。
11.一种用于经由芯片间跳频总线进行第一电子组件和多个电子组件之间的安全数据传送的电路装置，所述电路装置包括：
非易失性存储元件，布置在所述第一电子组件内，其中在所述第一电子组件与所述多个电子组件连接之前，所述非易失性存储元件利用第一唯一标识符和预编程的运输密钥而被预编程，所述第一唯一标识符唯一地标识所述第一电子组件，所述预编程的运输密钥对于所述第一电子组件和所述多个电子组件是公共的；
其中所述第一电子组件被配置用于在将所述第一电子组件与所述多个电子组件连接之后，向所述多个电子组件广播命令分组；
其中所述第一电子组件将从所述多个电子组件中的每个电子组件接收所述多个电子组件中的每个电子组件的相应的预编程的运输密钥和相应的唯一标识符；
其中所述第一电子组件被配置用于基于与位于所述第一电子组件内的所述非易失性存储元件中编程的所述预编程的运输密钥的比较，验证从所述多个电子组件中的每个电子组件接收到的所述预编程的运输密钥；
第一加扰模式生成器，布置在所述第一电子组件内，所述第一加扰模式生成器被配置用于在所述第一电子组件的运行时基于第一计数器值生成第一加扰模式；以及
第一异或门，布置在所述第一电子组件内，所述第一异或门被配置用于接收来自所述第一加扰模式生成器的所述第一加扰模式和来自收发器缓冲器的数据，以生成输出数据，所述输出数据将要从所述第一电子组件发射给所述多个电子组件中的之前已经验证的第二电子组件。
12.根据权利要求11所述的电路装置，其中，所述非易失性存储元件包含熔丝块或一次性编程元件，并且所述非易失性存储元件进一步在制造阶段期间用公共的所述运输密钥进行预编程。
13.根据权利要求11所述的电路装置，其中，所述非易失性存储元件进一步用基于所述第一唯一标识符计算的哈希摘要进行编程，以及
在用所述哈希摘要进行编程之后，所述非易失性存储元件被锁定以防止不希望的改变。
14.根据权利要求13所述的电路装置，其中，所述哈希摘要被用来通过与新近计算的哈希摘要进行比较来认证所述第一电子组件，并且其中，在所述第一电子组件的制造阶段、测试阶段或初始化阶段期间执行所述认证。
15.根据权利要求14所述的电路装置，其中，所述输出数据在所述第二电子组件处被接收，所述第二电子组件经由芯片间总线被通信地耦合到所述第一电子组件；并且其中，所述第二电子组件包括第二加扰模式生成器，以基于第二计数器值生成第二加扰模式，其中，所述第二计数器值与所述第一计数器值同步。
16.根据权利要求15所述的电路装置，其中所述第二电子组件还包括：
第二异或门，所述第二异或门接收来自所述第二加扰模式生成器的所述第二加扰模式和从所述第一电子组件接收的数据，以生成将要进入所述第二电子组件处的接收器缓冲器的输出数据。
17.根据权利要求15所述的电路装置，其中，所述第二计数器值与所述第一计数器值同步，并且所述第二加扰模式与所述第一加扰模式同步。
18.根据权利要求11所述的电路装置，其中，使用第一加密密钥来生成所述第一加扰模式。
19.根据权利要求11所述的电路装置，其中，当所述第一计数器值达到预定计数时，所述第一加扰模式生成器周期性地生成新的比特模式。
20.根据权利要求11所述的电路装置，其中，所述输出数据包括具有信任状态比特的数据分组，所述信任状态比特指示所述第一电子组件已被认证。
21.一种用于经由芯片间跳频总线进行安全数据传送的方法，所述方法包括：
将位于电子组件内的非易失性存储元件配置成在将所述电子组件与所述芯片间跳频总线连接之前，利用唯一标识符和公共运输密钥而被预编程；
在将所述电子组件与所述芯片间跳频总线连接之后，将来自所述电子组件的命令分组广播给所述芯片间跳频总线；
从所述芯片间跳频总线中的每个总线接收所述芯片间跳频总线中的每个总线的相应的预编程的运输密钥和相应的唯一标识符；
在所述电子组件处，基于与位于所述电子组件内的所述非易失性存储元件中编程的所述预编程的运输密钥的比较，验证从所芯片间跳频总线中的每个总线接收到的所述预编程的运输密钥；
将位于所述电子组件内的加扰模式生成器配置成在所述电子组件的运行时基于计数器值生成加扰模式；
基于芯片间通信协议将位于所述电子组件内的收发器组件或接收器组件配置成发射控制分组集合，以实施安全检查并且设置芯片间安全通信，
其中，所述芯片间通信协议包括在报头帧和确认帧中定义的信号比特集合，以建立用于所述加扰模式生成器的同步数据加扰机制。
22.根据权利要求21所述的方法，其中，所述芯片间通信协议包括用于建立安全通信信道的公共密钥基础设施(PKI)方案，并且其中，所述PKI方案支持新的电子组件的实时和按需添加。
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