CN107667344B - 可变长度指令处理模式 - Google Patents

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Abstract

一种数据处理装置(2)以第一操作模式和第二操作模式进行操作，所述第一操作模式具有准备好执行处理操作的第一组处理电路(8，12，18，20，22)，所述第二操作模式具有准备好执行处理操作的第二组处理电路(8，12，14，18，20，22，24)。所述处理器使用第一模式和第二模式中的可选择的一个模式来处理支持的指令集内的程序指令的第一真子集(32)。所述指令集内的程序指令的第二真子集(34)需要由在所述第二模式下操作的所述处理器处理。在操作模式中未激活的处理电路(14，24)可以被置于低功率状态。

Description

可变长度指令处理模式
技术领域
本公开涉及数据处理系统。更具体地说，本公开涉及用于支持程序指令的执行的硬件的模态控制。
背景技术
已知提供了支持多种指令集的数据处理系统。例如，由英国剑桥ARM有限公司设计的处理系统可能同时支持ARM和Thumb指令集。
发明内容
从一个方面来看，本公开提供了用于处理数据的设备，包括：
处理器，用于对存储在所述处理器的寄存器文件内并且由指令集的程序指令指定的操作数执行处理操作，所述处理器至少以第一操作模式和第二操作模式进行操作，所述第一操作模式具有准备好执行处理操作的第一组活动处理电路，所述第二操作模式具有准备好执行处理操作的第二组活动处理电路，所述第二组活动处理电路不同于所述第一组活动处理电路；其中，
由在所述第一模式和所述第二模式中的可选择的一个模式下操作的所述处理器来处理所述指令集内的程序指令的第一真子集；并且
所述指令集内的程序指令的第二真子集需要由在所述第二模式下操作的所述处理器处理。
从另一个方面来看，本公开提供了用于处理数据的设备，包括：
处理装置，用于对存储在所述处理器装置的寄存器文件内并且由指令集的程序指令指定的操作数执行处理操作，所述处理器至少以第一操作模式和第二操作模式进行操作，所述第一操作模式具有用于执行处理操作的第一组活动处理电路，所述第二操作模式具有用于执行处理操作的第二组活动处理电路，所述第二组活动处理电路不同于所述第一组活动处理电路；其中，
由在所述第一模式和所述第二模式中的可选择的一个模式下操作的所述处理装置来处理所述指令集内的程序指令的第一真子集；并且
所述指令集内的程序指令的第二真子集需要由在所述第二模式下操作的所述处理装置处理。
从另一个方面来看，本公开提供了用于处理数据的方法，包括：
至少使用第一操作模式和第二操作模式对存储在处理器的寄存器文件内并且由指令集的程序指令指定的操作数执行处理操作，所述第一操作模式具有用于执行处理操作的第一组活动处理电路，所述第二操作模式具有用于执行处理操作的第二组活动处理电路，所述第二组活动处理电路不同于所述第一组活动处理电路；其中，
使用所述第一模式和所述第二模式中的可选择的一个模式来处理所述指令集内的程序指令的第一真子集；并且
所述指令集内的程序指令的第二真子集需要使用所述第二模式来处理。
附图说明
现在参考附图，仅通过举例的方式描述实施例，其中：
图1示意性地示出了具有第一操作模式和第二操作模式的数据处理设备；
图2示意性地示出了包括程序指令的第一真子集和程序指令的第二真子集的指令集；
图3示意性地示出了不同形式的模式切换指令；
图4是示意性地示出由中断触发的模式之间的切换的流程图；
图5是示意性地示出由切换指令触发的模式之间的切换的流程图；
图6是示意性地示出由优选度量值触发的模式之间的切换的流程图；并且
图7是示意性地示出由不支持的指令触发的模式之间的切换的流程图。
具体实施方式
图1示意性地示出了包括耦合到存储器6的处理器4的数据处理装置2。处理器4包括用于从存储器6获取用于执行的程序指令的取回电路8。取回电路8由模式信号控制以在第一操作模式或第二操作模式下进行操作。在第一操作模式中，取回电路8用作第一取回电路以第一取回率从存储器6取回程序指令。在第二模式中，取回电路8用作第二取回电路以第二取回率从存储器6取回程序指令。取回电路8包括取回电路所取回的程序指令存储在其中的指令取回缓冲器10。在第一模式中，仅使用指令取回缓冲器10的一部分(计时和/或上电)，并且这用作第一指令取回缓冲器。在第二模式中，使用整个指令取回缓冲器10，并且这用作第二指令取回缓冲器。第一个指令取回缓冲器的存储容量比第二个指令取回缓冲器的存储容量小。
从存储器6取回的程序指令可以是16位指令或32位指令。更一般地，指令可以是N位指令或M位指令，其中M大于N。在第一模式的这个示例性实施例中，取位宽度是16位，而在第二模式中，取位宽度是32位。如果处理装置2每个周期平均消耗一个指令，则在第一模式下操作，则取回电路8能够每个周期取回一个16位程序指令位，所以如果正在执行主要的16位程序指令，则跟上程序执行的步伐。相反地，在第二模式中，取回电路8能够在每个周期中取回一个32位程序指令，并且如果主要执行32位程序指令，则与程序执行保持同步。应该理解的是，实际上可以执行16位和32位程序指令的混合，而且每个周期执行的程序指令的数量可以不是一个。当使用16位读取位宽时，仍然可以读取32位指令，但在这种情况下，将使用两个读取周期来读取每条指令。
指令取回缓冲器10提供指令取回率和指令消耗率之间的滤波。如果指令取回率能力与指令消耗速率相匹配，能耗可以降低。在图1的例子中，如果处理器4主要执行16位指令，那么仅通过在每个周期取平均16位指令就可以节省能量，从而在这种操作(第一操作模式)期间允许取回电路8的部分断电，或者至少被时钟门控。相反，假如处理器4需要执行32位程序指令的持续执行周期，则可以采用取回电路8的第二操作模式，以便支持每周期32位的持续取回率。在取回电路的指令取回率能力被映射到处理器4的指令消耗率的实施例中，效率可以得到提高。提供额外的指令取回率能力会不必要地消耗能量。
可以理解的是，在上面，假设取回周期对应于指令执行周期。在其他实施例中，这可能不一定是这种情况。尽管如此，在这样的其它实施例中，以不同的取回率能力在多个模式下操作取回电路仍然是适当的。在支持混合的16位和32位指令集的系统中，16位指令可以是指令集内程序指令的第一个真子集，关于取回电路8的行为，处理器4可以以支持16位指令取回宽度或32位指令取回宽度的第一模式中的可选择的一个进行操作。取回电路8在第二模式下操作时只有16位程序指令，但具有过量的取回能力，但仍能正常工作。但是，当执行持续的32位程序指令流时，取回电路8(尽管指令取回缓冲器10的动作)如果在第一模式(16位取回宽度)下操作，则可能无法跟上指令消耗，并且因此处理器4可能停止以等待要取回的程序指令。因此，指令集的32位程序指令可以被认为是需要由处理器4在第二模式下处理的程序指令的第二个真子集(至少如果想要避免不期望的停顿)。
由取回电路8取回的程序指令被提供给由第一解码器电路12和第二解码器电路14形成的解码器电路。第一解码器电路12在第一模式中是活动的。第一解码器电路12和第二解码器电路14都在第二模式下有效。当处理器4仅执行16位程序指令时，则其可以在仅第一解码器电路12激活的第一模式下操作。第一解码器电路12能够解码16位程序指令，但不能解码所有的32位程序指令。当以第二模式操作时，第一解码器电路12和第二解码器电路14两者都是有效的，并且指令集内的所有指令都可以被解码。程序指令的第二个真子集(例如一些32位程序指令，诸如浮点程序指令)需要第二解码器电路14有效，因为第一解码器电路12不能够解码来自该第二子集程序指令的程序指令。
关于图1中所示的取回电路8，第一和第二解码器电路12、14以及处理器4的其他元件，当电路的部分不活动时，它们可以被置于低功率状态。该低功率状态可以采取各种形式，例如时钟信号选通，关闭包含在不活动的电路元件中的相关功率域或其他功率控制技术。
模式控制电路16被耦合到第一解码器12和第二解码器14，并且用于窥探被解码用于执行的程序指令。模式控制电路16根据所执行的程序指令流的检测特性，使用该探听数据试探性地控制第一模式和第二模式之间的切换。如果编程指令被解码，则要求处理器在第二模式下操作，则模式控制电路16将操作切换到该第二模式。如果检测到大于在第二模式中优先但不是基本上执行的程序指令的阈值率，则可以切换到第二模式。类似地，如果检测到大于第一真子集的程序指令执行的阈值率优先(例如，至少减少能量消耗的原因)，然后可以切换到第一模式。
由第一解码器12和第二解码器14生成的解码控制信号被传递到发布电路18，其中相应的处理操作被发布到多个处理流水线中的适当处理流水线，如整数流水线20、加载存储单元22和浮点流水线24。在这个例子中，浮点流水线24负责执行浮点程序指令。浮点程序指令是作为程序指令的第二个真子集的一部分的32位程序指令，并要求处理器4以第二模式进行操作。相应地，浮点流水线24在第一模式中的非活动状态与第二模式中的活动状态之间切换。不活动状态是低功率状态。实际上，执行程序代码的大部分可能不需要执行浮点程序指令，因此浮点流水线24可以在程序执行期间根据第一操作模式而被关闭。程序指令的第一子集(其不包括任何浮点指令)内的程序指令可以被执行而不管浮点流水线24是否是活动的。如果浮点流水线24不活动，则将实现较低的功耗。
处理器4内提供寄存器文件26以存储要操纵的操作数值。寄存器文件26内的寄存器包括高阶寄存器文件电路和低阶寄存器文件电路。在第二种模式下工作时，高阶寄存器文件电路和低阶寄存器文件电路都处于激活状态并可供使用。当在第一模式下操作时，高阶寄存器文件电路被置于低功率状态，其中低阶寄存器文件电路保持活动状态并且可供使用。程序指令的第一个真子集要求访问低阶寄存器文件电路，但不访问高阶寄存器文件电路。相反，程序指令的第二个真子集要求访问高阶寄存器文件电路和低阶寄存器文件电路。
如上所述的模式控制电路16能够根据检测到的所执行的程序指令流的特性，在第一操作模式和第二操作模式之间进行切换。其他开关机构也是可行的。例如，可以在指令集内提供显式模式切换程序指令。用于从第一模式切换到第二模式的特定16位程序指令可以包括在程序指令的第一真子集内。用于从第二模式切换到第一模式的32位模式切换指令可以包括在第二个合适的程序指令子集内。第一解码器12可响应于16位模式切换程序指令以触发模式控制电路16将操作模式从第一模式切换到第二模式。第二解码器14可响应于32位模式切换指令以触发模式控制电路16从第二模式切换到第一模式。
可以执行的模式切换控制的另一种形式与由中断控制器28接收到的中断信号相关联。当接收到中断时，如本技术领域的技术人员熟悉的那样，触发程序指令执行流程的重定向。中断控制器28配置有与每个接收到的中断信号相关联的数据，其指示当执行该中断时应当启动哪个中断处理程序。该中断配置数据还可以包括模式数据，该模式数据指示要采用第一操作模式或第二操作模式中的哪一个来执行关联的中断处理程序。因此，当中断控制器28接收到中断信号时，启动相关的中断处理程序的执行，并且如果与该中断处理程序相关联的模式标志指示处理器4的当前操作模式的处理的不同模式，则进行操作模式的切换。
图2示意性地示出了由16位程序指令和32位程序指令的混合形成的指令集30。程序指令32的第一个真子集是可以以第一操作模式或第二操作模式中的可选择的一个来处理的指令。程序指令34的第二个真子集是程序指令，例如浮点程序指令，其需要在第二操作模式下进行处理。第一真子集和第二真子集之外的程序指令可以在第一操作模式或第二操作模式中执行，但是优选在第二操作模式中执行。
图3示意性地示出了在指令集30内使用显式模式切换程序指令。如前所述，可以提供在第一操作模式中操作时用于执行的16位指令以将执行切换到第二操作模式。类似地，可以提供显式的32位模式切换程序指令用于在第二操作模式下执行以将执行切换到第一操作模式。
在其他示例性实施例中，代替16位指令和32位指令，系统可以使用32位指令和64位指令来操作。
图4示意性地示出了模式的中断触发开关。在步骤36中，处理等待，直到中断控制器28接收到中断信号。在步骤38中，除了与中断相关联的其他处理操作之外，中断控制器38还用于读取与所接收的中断相关联的模式标志。该模式标志被提供给模式控制器16。在步骤40中，模式控制器16根据接收到的模式标志确定处理器4是否按照新采用的中断处理程序的模式标志所指示的正确模式运行。如果处理器4当前不在正确模式下操作，则步骤42用于切换操作模式。
图5是示意性地示出显式切换指令触发模式切换的流程图。模式切换指令可以是关于图3所参考的16位模式切换指令或32模式切换指令。在步骤44中，指令解码器电路12、14等待，直到接收到模式切换指令。当接收到模式切换指令时，则将信号发送到模式控制器16以指示应该执行模式切换。步骤46对应于模式控制器16切换如已经执行的显式模式切换程序指令所指示的模式。
图6是示意性地示出根据优选执行度量的启发式切换的流程图。在步骤48中，处理等待，直到由模式控制器16检测到的解码器电路12、14的指令被解码为优选用于以与处理器4的当前操作模式不同的模式执行的指令。当检测到优选以不同模式执行的这样的程序指令时，则处理进行到步骤50，其中更新优选度量值。例如，这个优选的度量值可以跟踪以其非优选模式执行的这种程序指令的平均检测率。其他度量值的形式也是可能的。在步骤52中，确定更新的优选度量值是否高于切换阈值。如果优选度量值高于切换阈值，则步骤54启动模式切换。当处理器4当前正在以第一模式操作时，模式切换可以是从第一模式切换到第二模式，或者当处理器4当前在第二模式下操作时，模式切换可以是从第二模式切换到第一模式。不同切换方向的阈值可能不同，实际上用于启发式控制不同方向切换的优选度量也可能不同。
图7示意性地示出了通过检测到不支持的指令触发的模式切换。在步骤56中，处理等待，直到解码器电路12、14检测到当前操作模式中不支持的指令。这种不支持的指令的例子是当处理器4在第一操作模式下操作时检测到的浮点编程指令。当检测到这种不支持的指令时，步骤58用于切换操作模式，例如，从浮点流水线24不活动的第一操作模式切换到其中浮点流水线24活动的第二操作模式。
尽管已经参考附图在本文中详细描述了说明性实施例，但是应该理解的是，权利要求书不限于那些明确的实施例，并且本领域技术人员可以在其中进行各种改变、添加和修改，而不偏离所附权利要求的范围和精神。例如，从属权利要求的特征可以与独立权利要求的特征一起进行各种组合。

Claims (19)

1.一种用于处理数据的设备，包括：
处理器，用于对存储在所述处理器的寄存器文件内并且由指令集的程序指令指定的操作数执行处理操作，所述处理器包括取回电路和耦合至所述取回电路的解码器电路，所述取回电路用于从存储器取回所述程序指令以供执行，所述解码器电路用于解码取回的所述程序指令，并且所述处理器至少以第一操作模式和第二操作模式进行操作，所述处理器在所述第一操作模式下使用第一组活动处理电路来对存储在所述寄存器文件内并且由所述指令集的程序指令指定的操作数执行处理操作，所述处理器在所述第二操作模式下使用第二组活动处理电路来对存储在所述寄存器文件内并且由所述指令集的程序指令指定的操作数执行所述处理操作的替代实现，所述第二组活动处理电路不同于所述第一组活动处理电路；其中，在取回所述程序指令并且解码取回的所述程序指令时：
所述处理器被配置为通过在所述第一操作模式和所述第二操作模式中的可选择的一个模式下进行操作来处理所述指令集内的16/32位程序指令的第一真子集；并且
所述处理器被配置为通过在所述第二操作模式下进行操作来处理所述指令集内的32/64位程序指令的第二真子集，
其中，在所述第一操作模式中所述第一真子集的所述16/32位程序指令是16位，并且在所述第二操作模式中所述第二真子集的所述32/64位程序指令是32位，或者在所述第一操作模式中所述第一真子集的所述16/32位程序指令是32位，并且在所述第二操作模式中所述第二真子集的所述32/64位程序指令是64位，并且
其中，所述第二组活动处理电路包括第一解码器电路以解码所述第一真子集的所述16/32位程序指令以及第二解码器电路以解码所述第二真子集的所述32/64位程序指令，并且所述第一组活动处理电路包括所述第一解码器电路并且不包括所述第二解码器电路。
2.根据权利要求1所述的设备，其中所述第一组活动处理电路具有至少一个不同于所述第二组活动处理电路的性能特征。
3.根据权利要求2所述的设备，其中所述至少一个性能特征包括以下中的一个或多个：
处理程序指令的每个指令的平均能耗；处理程序指令的每个指令的平均耗时；以及漏电功率。
4.根据权利要求1、2和3中任一项所述的设备，其中所述第一真子集包括N位程序指令，所述第二真子集包括M位程序指令，M大于N。
5.根据权利要求4所述的设备，其中所述第一组活动处理电路包括第一取回电路，所述第一取回电路使用以平均每周期第一数量的位进行取回的第一取回率从存储器取回程序指令，并且所述第二组活动处理电路包括第二取回电路，所述第二取回电路使用以平均每周期第二数量的位进行取回的第二取回率从存储器取回程序指令，所述第二取回率大于所述第一取回率。
6.根据权利要求5所述的设备，其中第一取回位宽是N位，第二取回位宽是M位。
7.根据权利要求5和6中任一项所述的设备，其中所述第一取回电路包括第一指令取回缓冲器，所述第二取回电路包括第二指令取回缓冲器，并且所述第一指令取回缓冲器具有比所述第二指令取回缓冲器低的指令存储容量。
8.根据权利要求1、2和3中任一项所述的设备，其中所述第一真子集不包括浮点程序指令，并且所述第二真子集包括浮点指令。
9.根据权利要求8所述的设备，其中所述第二组活动处理电路包括浮点处理电路，并且所述第一组活动处理电路不包括所述浮点处理电路。
10.根据权利要求9所述的设备，其中所述浮点处理电路在所述第一操作模式下处于低功率状态，在所述第二操作模式下处于高功率状态。
11.根据权利要求1所述的设备，其中所述第二解码器电路在所述第一操作模式下处于低功率状态，在所述第二操作模式下处于高功率状态。
12.根据权利要求1、2和3中任一项所述的设备，其中所述第二组活动处理电路包括被配置为存储低阶操作数值的低阶寄存器文件电路和被配置为存储高阶操作数值的高阶寄存器文件电路，并且所述第一组活动处理电路包括所述低阶寄存器文件电路并且不包括所述高阶寄存器文件电路。
13.根据权利要求12所述的设备，其中所述高阶寄存器文件电路在所述第一操作模式中被选通为非激活状态，在所述第二操作模式中被选通为激活状态。
14.根据权利要求1、2和3中任一项所述的设备，其中所述指令集包括在所述第一操作模式和所述第二操作模式之间切换的一个或多个程序指令。
15.根据权利要求1、2和3中任一项所述的设备，包括中断控制电路，以通过一个或多个中断处理程序来控制中断处理，其中相应的模式标志指示中断处理程序是否以所述第一操作模式或所述第二操作模式处理。
16.根据权利要求1、2和3中任一项所述的设备，包括模式控制电路，所述模式控制电路根据检测到的所执行的程序指令流的特性来启发式地控制所述第一操作模式和所述第二操作模式之间的切换。
17.根据权利要求1、2和3中任一项所述的设备，其中，当在所述第一操作模式下操作并且在要执行的程序流内检测到所述第二真子集内的指令时，触发到所述第二操作模式的切换。
18.根据权利要求1、2和3中任一项所述的设备，其中，当在所述第一操作模式下操作并且在要执行的程序流程内检测到多于阈值数量的优选用于在所述第二操作模式下执行的指令时，触发到所述第二操作模式的切换。
19.一种处理数据的方法，包括：
至少使用第一操作模式和第二操作模式对存储在处理器的寄存器文件内并且由指令集的程序指令指定的操作数执行处理操作，所述处理器包括取回电路和耦合至所述取回电路的解码器电路，所述取回电路用于从存储器取回所述程序指令以供执行，所述解码器电路用于解码取回的所述程序指令，其中，在所述第一操作模式下使用第一组活动处理电路来对存储在所述寄存器文件内并且由所述指令集的程序指令指定的操作数执行处理操作，在所述第二操作模式下使用第二组活动处理电路来对存储在所述寄存器文件内并且由所述指令集的程序指令指定的操作数执行所述处理操作的替代实现，所述第二组活动处理电路不同于所述第一组活动处理电路；其中，在取回所述程序指令并且解码取回的所述程序指令时：
利用所述处理器使用所述第一操作模式和所述第二操作模式中的可选择的一个模式来处理所述指令集内的16/32位程序指令的第一真子集；并且
利用所述处理器使用所述第二操作模式来处理所述指令集内的32/64位程序指令的第二真子集，
其中，在所述第一操作模式中所述第一真子集的所述16/32位程序指令是16位，并且在所述第二操作模式中所述第二真子集的所述32/64位程序指令是32位，或者在所述第一操作模式中所述第一真子集的所述16/32位程序指令是32位，并且在所述第二操作模式中所述第二真子集的所述32/64位程序指令是64位，并且
其中，所述第二组活动处理电路包括第一解码器电路以解码所述第一真子集的所述16/32位程序指令以及第二解码器电路以解码所述第二真子集的所述32/64位程序指令，并且所述第一组活动处理电路包括所述第一解码器电路并且不包括所述第二解码器电路。
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