CN107646106B - 具有每个活动加权和多个节流下降阈值的功率管理电路 - Google Patents

具有每个活动加权和多个节流下降阈值的功率管理电路 Download PDF

Info

Publication number
CN107646106B
CN107646106B CN201680029895.9A CN201680029895A CN107646106B CN 107646106 B CN107646106 B CN 107646106B CN 201680029895 A CN201680029895 A CN 201680029895A CN 107646106 B CN107646106 B CN 107646106B
Authority
CN
China
Prior art keywords
credit count
circuit
power
activity
average
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680029895.9A
Other languages
English (en)
Other versions
CN107646106A (zh
Inventor
J·亚历山大
M·P·斯瓦米纳坦
R·P·曼戈尔德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN107646106A publication Critical patent/CN107646106A/zh
Application granted granted Critical
Publication of CN107646106B publication Critical patent/CN107646106B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/329—Power saving characterised by the action undertaken by task scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5094—Allocation of resources, e.g. of the central processing unit [CPU] where the allocation takes into account power or heat criteria
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Power Sources (AREA)

Abstract

描述了一种方法。该方法包括接收电源的负载电路的活动的指示。该方法包括，响应于该指示而生成描述活动的第一信号和描述事件是开始还是完成的第二信号。该方法包括根据第一信号来确定权重量，并且基于第二信号来将信用计数调高或调低权重量。该方法包括将信用计数与第一阈值进行比较。该方法包括计算考虑到信用计数和先前信用计数的平均信用计数，并且将该平均信用计数与第二阈值进行比较。该方法包括，如果任一阈值被跨越则调整负载电路的活动水平。

Description

具有每个活动加权和多个节流下降阈值的功率管理电路
技术领域
本发明的领域总体上涉及具有每个活动加权和多个节流下降阈值的功率管理电路。
背景技术
功耗已经成为对电路进行评判的非常关键的参数之一。这里，随着越来越小的特征尺寸和越来越快的时钟速度，半导体芯片设计者面临着将极大数量的更快速的器件高效地设计到商业可行的集成电路中的挑战。因此，现在的电路设计者非常专注于生产可以提取底层制造技术的性能潜力的电路，而同时将整个电路的操作保持在合理的功率预算内。
附图说明
根据以下具体实施方式，结合以下附图，可以获得对本发明的更好理解，其中：图1示出了功率管理电路的实施例；
图2示出了图1的功率管理电路的操作的实施例；
图3示出取平均电路的实施例；
图4示出了DIMM卡的实施例；
图5示出了由图1的功率管理电路执行的方法的实施例；
图6示出了计算系统的实施例。
具体实施方式
图1示出了功率管理电路100的设计，其测量负载电路101当前正在消耗的瞬时功率和负载电路101在前一时间窗内消耗的平均功率。通过测量两种类型的功耗，可以设置不同的触发来节流负载电路101的功耗，例如，通过命令负载电路101不那么活跃。更具体地，可以响应于以下而使负载电路101的功耗节流下降：或者1)其瞬时功率超出最大水平(电源102的“绝对”功率限制)；或者2)其平均功率超出最大水平(电源102 的“可持续”功率限制)。
在各种情况下，电源102可以具有足够的资源来短暂地提供超出其可持续功率限制的一定量的功率。这里，可持续功率被理解为表征电源持续维持一定量的输送功率的能力的定额。关于该可持续水平的偏差一般是可允许的。在功率损耗偏差低于可持续水平的情况下，电源在其能力内运行良好。
高于可持续水平的功率损耗偏差一般也是可允许的，只要其是短暂的。例如，作为简化示例，如果电源具有12W的可持续功率水平，则从电源中短暂地损耗13W可以是可允许的，只要此后所损耗的功率下降，以使得在某一时间段内损耗的平均功率落至在12W的可持续水平内的水平。在这种情况下，由于计算平均功率的时间包括较低的功耗损耗时间段，所以可持续功率水平并未被真正触犯。因此，由电源102提供的电路101可以享受“涡轮”模式，其中允许以其无法在长时间段内进行操作的水平短暂地执行。
相关场景在常规但时间上分离的运行时功率损耗“突发”的情况下发生。示例是具有多个存储器设备和用于高速存储器总线的接口的DIMM卡，其中在延长的运行时期间，存在在延长的时间段内的从存储器设备低功率读取/写入到低功率存储器设备，其在时间上与更短时间段内的高功率总线事务间隔。这里，较长的低功耗读取/写入可以将输送给DIMM卡的平均功率降低到允许较短的高功率总线事务短暂地超出电源的可持续功率额定值的水平。因此，与存储器总线和存储器设备相接的总线驱动器电路可以共享相同的电源(即，这两个电路可以被视为负载的一部分)。
只要平均功率限制不被触犯则允许功率损耗达到瞬时功率限制还提供了存在于瞬时功率限制与平均功率限制之间的功率预算的更高效的使用。也就是说，损耗的功率可以维持处于瞬时功率水平或接近瞬时功率水平上升，直到平均功率最大额定值被触犯为止。因此，使用上面提及的DIMM 卡示例，一些实现方式(例如，取决于电源容量和负载)可以有足够的时间来允许在触犯平均功率额定值之前进行连续(back-to-back)高功率总线事务。
图1的功率管理电路100包括活动检测电路103，活动检测电路103 检测预期负载电路101进行处理的各种请求或其他活动。调度器104对这些活动进行调度。由调度器104做出的决定基本上确定了负载电路101将消耗多少功率。例如，通过将空载插入负载电路的调度中，负载电路101 的功耗将减小。同样地，通过插入在时间上彼此更加接近的更高功率的操作，负载电路101的功耗将增加。取决于实现方式，功率管理电路100和/ 或调度器电路104中的一些、全部可以是负载电路 101的一部分，或者功率管理电路100和/或调度器电路104中的任一个都不是负载电路 101的一部分。
调度器104对由功率管理电路提供的节流下降信号105做出反应。响应于节流下降信号105，调度器104将较少的功耗活动(例如，空载或其他低功率任务)插入到调度器中，和/或在时间上将待执行的任务更远离地展开。
功率管理电路包括信用池计数电路106。信用池计数电路106包括寄存器107或能够保存状态信息的其他电路。这里，寄存器107保存信用计数，其中信用的总数量与电源能够输送的功率的量相关。随着负载电路101消耗更多的功率，信用计数降低，这反过来反映了电源输送附加功率的容量减少。
如上面提及的，活动检测电路103接收负载电路101将执行哪些活动的指示。调度器104随后对这些活动进行调度。活动检测电路 103提供指示刚刚检测到何种类型的新活动的第一输出108。该输出108被提供给复用器 110，复用器110选择多个权重中的一个，其中所选择的权重与刚刚被检测到的特定新活动相关联。
这里，假设负载电路101被设计用于执行多个不同的活动，其中每个活动具有不同量的相关联的功耗。例如，再次参考上面的DIMM卡示例，与存储器总线事务相比，读取和/或写入消耗更少的功率。因此，读取和/ 或写入将具有比与存储器总线事务相关联的权重小的关联权重。权重是可以存储到寄存器或能够保存状态信息的其他电路(例如，只读存储器)中的数值。取决于存储器设备的技术，读取还可以具有与写入不同的权重。有关这方面的具体实施例的更多细节将在下面进一步讨论。
因此当检测到特定的新活动事件时，由复用器110选择对应于其功耗的数值(其权重)并将该数值转发到信用池计数电路106。然后取决于新活动事件是对应于活动的开始还是活动的完成，将权重的值从信用计数中减去或加到信用计数。例如，在从主机新近请求的存储器总线事务的情况下，因为事务尚未发生，所以将事务的权重从信用计数中减去。相反，在刚刚完成的存储器总线事务的情况下，因为事务已经发生，所以将权重的值加到信用计数。因此，来自信用计数的减量对应于尚未发生的功耗，而信用计数的增量对应于在活动完成之后释放的附加功率预算(替代实施例可以选择实现相反的方法，其中完成对应于缩减而新事件对应于增加)。
因此，活动检测电路103还呈现第二输出109，其指示新事件是与针对新活动的新请求相对应还是与更早的活动已经完成的通知相对应。该输出109 确定活动的权重是由信用池计数电路106内的加法通道还是减法通道进行处理。在加法通道的情况下，将权重加到当前信用计数值，并且将新信用计数值存储在寄存器107中。在减法通道的情况下，从当前信用计数值中减去权重，并且将新信用计数值存储在寄存器107中。
将寄存器107的当前信用计数值(其再次对应于电源剩余多少容量来提供附加的功率)提供给第一阈值电路 111和取平均电路112以及第二阈值检测器113。第一阈值电路111用于防止违背电源的瞬时功率额定值。这里，第一阈值Thresh_l与表示电源中剩余极少附加功率(如果有的话)的极低信用计数值相对应。如果当前信用计数落在第一阈值之下，则第一阈值电路111将跳闸，并且将向调度器104发出节流下降信号。
取平均电路112高效地在时间窗内对当前信用计数值与先前信用计数值取平均，以便计算由电源102提供的负载电路 101的平均功耗。然后将平均功耗提供给用于防止违背电源的持续功率额定值的第二阈值检测电路113。这里，第二阈值Thresh_2与高于第一阈值的信用计数相对应(与超过瞬时功率额定值相比，超过可持续功率额定值存在更多的功率预算)。然而，如果取平均电路112的输出落在第二阈值之下，则第二比较器113将跳闸，这也向调度器发出节流下降信号。
图2示意性地示出了响应于在没有对应地完成这些活动的情况下由电源提供的负载电路的持续活动水平的、信用计数201和阈值比较器的行为的示例。在没有完成新活动中的任一个的情况下面对新活动流，信用计数 201将随着时间稳定地变小。同样，平均信用计数202也随着时间变小，但是以较慢的速率，因为将在包括比当前信用计数值高的信用值的窗口内不断地计算平均值。
第一阈值水平(瞬时功耗)Thresh_1对应于比第二阈值水平(持续功耗)Thresh_2低的阈值。将第一阈值水平Thresh_1与当前信用计数201进行比较，而不与平均信用计数202进行比较。同样地，将第二阈值Thresh_2 与平均信用计数202进行比较，而不与当前信用计数201进行比较。
如图2中所观察到的，负载的活动水平继续增加，直到信用计数201 达到接近第一阈值水平Thresh_1的水平为止。此后，电路的活动水平维持恒定(例如，通过完成较早的活动来消除来自新活动的功率损耗)。因此，电路的瞬时功耗额定值永远不会被触犯(第一阈值Thresh_1不会被跨越)。如果负载的活动水平不趋向平稳，而是跟随轨迹203，则第一阈值将在时间 T1处被触及。
然而，由于电路的活动水平升高(其维持恒定接近瞬时阈值)，所以平均信用计数202将继续下落(虽然一旦活动水平停止增加则以较慢的速率)。最终，在时间T2处，平均信用计数202跨越第二阈值Thresh_2，该第二阈值Thresh_2使第二比较器跳闸并向调度器发出节流下降信号。响应于节流下降信号，调度器减少电路的新活动水平(例如，通过插入空载)，这例如将具有累积旧活动的完成而不添加新活动的效果，这增加了当前信用计数。因此，当前信用计数在时间T2之后开始升高。
较高的信用计数将最终使得平均信用计数 202跨越回第二阈值水平Thresh_2(未示出)。作为响应，不再发出节流下降信号。在各种实施例中，可以存在一些迟滞电路在节流信号输出端处应用，以使得在平均信用计数已经升到超过第二阈值一些余量之后释放节流下降信号，以防止节流下降信号抖动。这样的迟滞可以可替代地或组合地集成到调度器中(例如，调度器在延长的时间段内“推迟”新活动，以确保信用计数以足够的余量升高超过第二阈值)。类似和/或相同的原理也可以关于第一阈值Thresh_1和当前信用计数来应用。
图3示出了取平均电路的实施例312。在图3的取平均电路实施例312 中，取平均功能被实现为对表示瞬时功率的值的流进行操作的离散滤波器。特别地，低通滤波器在数学上表示为：
P(n+1)＝P(n)-(P(n)/2K)+(W/2K) 等式1
其中P(n+1)是下一时钟周期的平均输出，P(n)是当前时钟周期的平均输出，W是当前时钟周期的瞬时功率，而K是建立滤波器的带宽的值，其也可以被视为对平均值取平均的时间窗的大小。一般地，随着K增加，时间窗的大小变窄，并且取平均电路输出将更快速地针对瞬时功率的变化进行调整。相反，随着K减小，时间窗的大小增加，并且取平均电路输出将不那么快速地针对瞬时功率的变化进行调整。
在各种实施例中，K是基于观察到的特定环境的性能和/或对整体环境的某种了解而凭经验确定的。然而，一般应选择K以用于将取平均电路的输出“调谐”为电源的实际能力。这里，电源可以接近瞬时功率限制维持操作的时间的量越长，K可以越小。相反，电源可以在接近瞬时功率限制维持操作的时间的量越短，则K应当越高。前者将较晚地触及取平均阈值，后者将更早地触及取平均阈值。在实施例中，使用寄存器来保存取平均电路输出值。使用一对移位寄存器通过将其相应的操作数(P(n)和W)向右移K位来实现1/2K项。可以通过将K保持在耦合到两个移位寄存器的软件 /固件可写寄存器中来将K编程到电路中。
在另外的或替代的实施例中，取平均电路的输出的特定调谐被设计为使电源的“第三下降(3rd droop)”与电流损耗中的突然浪涌(例如，可能由于突然使能负载电路的主时钟而导致)相匹配。第三下降基本上是表征电源的响应动态的时间常数的形式。
图4示出了上面描述的功率管理电路可以应用于的更具体的实施例。图4示出了双列直插存储器模块(DIMM)400，其具有可以例如用作系统存储器芯片的多个存储器芯片401。系统存储器或主存储器是软件直接从中操作的计算系统的存储器。如在本领域中所理解的，处理器或处理核心具有内部寄存器空间，其中用于保存正在被执行的软件例程的指令和数据。然而，寄存器空间的量不是无穷大的，并且系统存储器被频繁地调用来读取或写入正在执行的软件例程的指令或数据。
图4的DIMM卡401可以在具有多级系统存储器的计算系统中的各种实施例中实现。多级系统存储器是具有不同性能能力的多于一个不同架构级别的存储器。例如，较低的第二层可以以较慢速度但较高密度的新兴系统存储器技术来实现(下面进一步详细讨论)，而较高的第一层可以以较快但不太密集的DRAM存储器来实现。第一层可以用作较低的第二层的高速缓存，或者可以具有其自己的系统存储器地址空间，该系统存储器地址空间与分配给第二层的系统存储器地址空间不同。
DIMM 401还包括功率管理电路402和电源403。电源403向存储器芯片401提供功率。存储器芯片的活动由同样在DIMM上的调度器电路404 进行管理。在各种实施例中，调度器404确定读取和/或写入请求何时实际上应用于存储器设备401和/或何时在存储器总线405上提供对请求的响应。与前面的讨论一致，功率管理电路402向调度器404提供节流下降信号406。
在各种实施例中，与从存储器设备401读取/写入到存储器设备401相比，功率管理电路402给予DIMM连接到的存储器总线405上的事务更高的权重。此外，存储器总线事务权重包括读取或写入权重和片内终端电阻权重。当存储器总线事务(读取或写入)在片内终端电阻使能的情况下发生时，将后一个权重加到任何读取或写入权重。当然，以上仅仅是基于特定类型的存储器总线和存储器技术的一个实施例。其他实施例和/或实现方式可以包括低功率存储器总线事务和高功率存储器读取和/或写入。在这些实施例中，读取/写入的权重可以高于总线事务的权重。
在各种实施例中，可以利用诸如三维交叉点存储器技术(非易失性或以其他方式)的新兴系统存储器技术来实现存储器设备401中的一些或全部。三维表示存储单元被三维地布置(例如，布置在多个堆叠层中)，而不是仅沿着平面(例如，与传统DRAM或SRAM存储器一样沿着半导体衬底表面)布置。交叉点对应于其中存储单元位置由重叠布线区域定义的架构。这样的存储器技术的示例包括(列出几个可能)：基于相变的存储器(例如， SXP或PCMS)、基于铁电的存储器(例如，FRAM)、基于磁性的存储器(例如，MRAM)、基于自旋转移扭矩的存储器(例如，STT-RAM)、基于电阻的存储器(例如，ReRAM)、或基于“忆阻体”的存储器。交叉点存储器可以是字节可寻址的(例如，如果被实现为计算系统的主存储器)。
在各种实施例中，功率管理电路402针对写入操作和读取操作使用不同的权重。例如，在相变存储器的情况下，与读取操作(例如，不加热存储单元介质)相比，写入操作消耗更多的功率(例如，因为存储单元介质被加热)。另外，可能存在不同类型的写入(例如，标称写入、刷新写入等)。因此，取决于实际应用于存储器设备的写入活动，将由功率管理电路402 向/从信用池触发不同的权重。
此外，在其他实施例中，不同的存储器技术类型可以存在于同一DIMM 上。例如，两种不同类型的新兴存储器技术，或者新兴存储器技术设备和 DRAM设备可以驻留在同一DIMM上。不同的存储器技术可以具有其自己的相关联的权重，该权重彼此不同并且在功率管理电路402的设计中被考虑。例如，DRAM设备可以具有与相变存储器读取不同的针对读取的其自己的权重，其中DRAM和相变存储器都驻留在同一DIMM上，并且功率管理电路402合并两个读取权重。同样，DRAM可以具有与相变写入权重中的任一个都不同的其自己的相关联的写入权重。
还应注意，功率管理电路402可以用于实现服务条款。例如，客户可能仅负担给定电路(存储器DIMM或以其他方式)的特定量的“性能”的费用。服务的量反映在被编程到信用池中的信用的数量上，其中，较少量的性能/服务对应于较少的信用，而较大量的性能/服务对应于较大数量的信用。功率管理电路的自然操作将使调度器节流，以与协定的性能/服务一致地对任务进行调度。可以通过将图1的寄存器107耦合到软件/固件寄存器或将寄存器107实现为软件/固件可见的寄存器来使得信用池可编程。
虽然已经关于调度器作为功率管理电路的节流输出的接收方描述了上面的实施例，但是注意，许多实施例可以设想除调度器之外的另一类型的电路，其对电源的负载完成的工作量有一定影响。示例包括发布指令以用于执行的电路、将业务发送到网络中的电路、以及触发专用任务的执行(与程序代码指令的执行相反)的电路。
虽然已经关于节流下降信号描述了上面的实施例，但是更一般地，上面的教导也可以应用于生成节流上升信号。例如，在其中较高信用计数对应于更多可用功率的实施例中，可以实现瞬时和/或取平均阈值电路(如上面讨论的那些)，其利用升高而非下落的信用计数来触发。如果在功率预算中存在足够的空间(如更高的信用计数值所例示的)，则这种节流上升信号可以触发负载设备变得更加活跃。这种节流上升阈值电路(例如，瞬时信用计数节流上升阈值和/或平均信用计数节流上升阈值电路)可以在存在或不存在上述节流下降阈值电路的情况下存在。
图5示出了由本文描述的电路执行的方法的实施例。该方法包括接收电源的负载电路的活动的指示501。该方法包括响应于该指示而生成描述活动的第一信号和描述事件是开始还是完成的第二信号502。该方法包括根据第一信号来确定权重量并且基于第二信号来将信用计数调高或调低权重量 503。该方法包括将信用计数与第一阈值进行比较504。该方法包括计算考虑到信用计数和先前信用计数的平均信用计数，并且将平均信用计数与第二阈值进行比较505。该方法包括，如果任一阈值被跨越则降低负载电路的活动水平506。
图6示出了诸如个人计算系统(例如，台式计算机或膝上型计算机) 或者移动或手持计算系统(例如，平板设备或智能手机)的示例性计算系统600的描绘。如在图6中所观察到的，基本计算系统可以包括中央处理单元601(其可以包括例如设置在应用处理器或多核处理器上的多个通用处理核心以及主存储器控制器)、系统存储器602、显示器603(例如，触摸屏、平板显示器)、本地有线点对点链路(例如，USB)接口04、各种网络 I/O功能605(例如，以太网接口和/或蜂窝调制解调器子系统)、无线局域网(例如，WiFi)接口606、无线点对点链路(例如，蓝牙)接口607和全球定位系统接口608、各种传感器609_1至609_N(例如，陀螺仪、加速度计、磁力计、温度传感器、压力传感器、湿度传感器等中的一个或多个)、照相机610、电池611、功率管理控制单元612、扬声器和麦克风613、以及音频编码器/解码器614。显示器603可以是由如本文描述的LED驱动器电路驱动的LED显示器。
应用处理器或多核处理器650可以包括在其CPU 601内的一个或多个通用处理核心615、一个或多个图形处理单元616、存储器管理功能617(例如，存储器控制器)、以及I/O控制功能618。通用处理核心615典型地执行计算系统的操作系统和应用软件。图形处理单元616典型地执行图形密集功能，以例如生成在显示器603上呈现的图形信息。存储器控制功能617 与系统存储器602相接。系统存储器602可以是多级系统存储器。在操作期间，数据和/或指令典型地在最低级别的非易失性(例如，“磁盘”)存储装置620和系统存储器602之间传送。功率管理控制单元612一般对系统 600的功耗进行控制。
触摸屏显示器603、通信接口604-607、GPS接口608、传感器609、照相机610、以及扬声器/麦克风编解码器613、614中的每一个可以相对于整体计算系统被视为各种形式的I/O(输入和/或输出)，在适当地情况下，还包括集成外围设备(例如，照相机610)。取决于实现方式，这些I/O组件中的各种组件可以集成在应用处理器/多核处理器650上，或者可以位于管芯外或应用处理器/多核处理器650的封装之外。
本发明的实施例可以包括如上面阐述的各种过程。这些过程可以以机器可执行指令来体现。该指令可以用于使得通用或专用处理器执行某些过程。可替代地，这些过程可以由包含用于执行过程的硬连线逻辑的特定硬件组件来执行，或者由已编程计算机组件和定制硬件组件的任何组合来执行。
本发明的元件还可以作为用于存储机器可执行指令的机器可读介质来提供。机器可读介质可以包括但不限于软盘、光盘、CD-ROM、和磁光盘、闪速存储器、ROM、RAM、EPROM、EEPROM、磁卡或光卡、传播介质、或适用于存储电子指令的其他类型的介质/机器可读介质。例如，本发明可以作为计算机程序下载，该计算机程序可以经由通信链路(例如，调制解调器或网络连接)通过体现在载波或其他传播介质中的数据信号的形式从远程计算机(例如，服务器)传送到请求计算机(例如，客户端)。
在前面的说明书中，已经参照本发明的特定示例性实施例描述了本发明。然而，显而易见的是，在不脱离如所附权利要求中阐述的本发明的更广泛的精神和范围的情况下，可以对其进行各种修改和改变。因此，说明书和附图被认为是说明意义的而不是限制意义的。

Claims (23)

1.一种方法，包括：
接收电源的负载电路的活动的指示；
响应于所述指示而生成描述所述活动的第一信号和描述所述活动是开始还是完成的第二信号；
根据所述第一信号来确定权重量，并且基于所述第二信号是指示开始还是完成来将信用计数调高或调低所述权重量，其中所述信用计数指示了所述电源能输送的额外功率量；
将所述信用计数与对应于瞬时功耗的第一阈值进行比较；
计算所述信用计数和先前信用计数的平均信用计数，并且将所述平均信用计数与对应于持续功耗的第二阈值进行比较，其中对所述平均信用计数的计算是在窗口内做的平均，所述窗口的大小可根据所述电源在其最大允许瞬时功率输送附近工作的能力进行调整；以及
如果任一阈值被超过，则调整所述负载电路的活动水平。
2.根据权利要求1所述的方法，其中，所述方法在DIMM卡上执行。
3.根据权利要求2所述的方法，其中，所述负载电路包括存储器设备。
4.根据权利要求3所述的方法，其中，所述存储器设备包括三维交叉点存储器设备。
5.根据权利要求4所述的方法，其中，所述存储器设备还包括DRAM存储器设备。
6.根据权利要求1所述的方法，其中，权重是从以下构成的组中选择的：
读取和/或写入权重；
存储器总线事务权重。
7.根据权利要求1的方法，其中所述第一阈值代表所述电源超过其最大允许瞬时功率输送，而所述第二阈值代表所述电源超过其最大允许平均功率输送；
其中，基于所调整的窗口大小，如果所述电源能在所述最大允许瞬时功率附近工作更长的时间，则与所述电源能在所述最大允许瞬时功率附近工作更短的时间相比，所述第二阈值在时间上要更晚些被超过。
8.一种装置，包括：
第一电路，其具有用于接收电源的负载电路的活动的指示的输入端，以及用于响应于所述指示而提供描述所述活动的第一信号和描述所述活动是开始还是完成的第二信号的输出端；
复用器，其用于基于所述第一信号来选择权重量；
信用计数电路，其用于基于所述第二信号是指示所述活动是开始还是完成来将信用计数调高或调低所述权重量，其中所述信用计数指示所述电源能输送的额外功率量；
第一比较器，其用于将所述信用计数与对应于瞬时功耗的第一阈值进行比较；
平均信用计数电路，其用于计算所述信用计数和先前信用计数的平均值，其中所述平均信用计数电路是在窗口内进行平均，所述窗口的大小可根据所述电源在其最大允许瞬时功率输送附近工作的能力进行调整；
第二比较器，其用于将平均信用计数与对应于持续功耗的第二阈值进行比较；以及
第二电路，用于如果任一阈值被超过则生成用于所述负载电路的活动水平的节流信号。
9.根据权利要求8所述的装置，其中，所述信用计数电路包括用于存储经编程的信用计数量的可编程寄存器。
10.根据权利要求8所述的装置，其中，所述第一电路、所述复用器、所述信用计数电路、所述第一比较器和所述第二比较器、所述平均信用计数电路、以及用于生成所述节流信号的所述电路被设置在DIMM卡上。
11.根据权利要求10所述的装置，其中，所述DIMM卡包括三维交叉点存储器设备。
12.根据权利要求11所述的装置，其中，所述三维交叉点存储器设备是非易失性存储器设备。
13.根据权利要求11所述的装置，其中，所述DIMM卡还包括DRAM存储器设备。
14.根据权利要求11所述的装置，其中，用于生成节流信号的所述电路被耦合到调度器，所述调度器用于对所述存储器设备的活动进行调度。
15.根据权利要求8所述的装置，其中，用于生成节流信号的所述电路被耦合到以下中的任一个：
用于发布待执行的指令的电路；
用于将业务发送到网络中的电路；
用于触发专用电路进行动作的电路。
16.根据权利要求8的装置，其中所述第一阈值代表所述电源超过其最大允许瞬时功率输送，而所述第二阈值代表所述电源超过其最大允许平均功率输送；
其中，所述负载电路响应于所述节流信号而降低其活动水平，以便基于所调整的窗口的大小，如果所述电源能在所述最大允许瞬时功率附近工作更长的时间，则与所述电源能在所述最大允许瞬时功率附近工作更短的时间相比，所述第二比较器在时间上要更晚些执行。
17.一种计算系统，包括：
具有以下电路的DIMM卡：
第一电路，其具有用于接收电源的负载电路的活动的指示的输入端，以及用于响应于所述指示而提供描述所述活动的第一信号和描述所述活动是开始还是完成的第二信号的输出端；
复用器，其用于基于所述第一信号来选择权重量；
信用计数电路，其用于基于所述第二信号是指示所述活动是开始还是完成来将信用计数调高或调低所述权重量，其中所述信用计数指示所述电源能输送的额外功率量；
第一比较器，其用于将所述信用计数与对应于瞬时功耗的第一阈值进行比较；
平均信用计数电路，其用于计算所述信用计数和先前信用计数的平均值，其中对所述平均信用计数的计算是在窗口内做的平均，所述窗口的大小可根据所述电源在其最大允许瞬时功率输送附近工作的能力进行调整；
第二比较器，其用于将平均信用计数与对应于持续功耗的第二阈值进行比较；以及
用于如果任一阈值被超过则生成用于所述负载电路的活动水平的节流信号的电路。
18.根据权利要求17所述的计算系统，其中，所述DIMM卡是多级系统存储器的一部分。
19.根据权利要求17所述的计算系统，其中，所述DIMM卡包括三维交叉点存储器设备。
20.根据权利要求19所述的计算系统，其中，所述三维交叉点存储器设备是非易失性存储器设备。
21.根据权利要求19所述的计算系统，其中，所述DIMM卡还包括DRAM存储器设备。
22.根据权利要求19所述的计算系统，其中，用于生成节流信号的所述电路被耦合到调度器，所述调度器用于对所述存储器设备的活动进行调度。
23.根据权利要求17的计算系统，其中所述第一阈值代表所述电源超过其最大允许瞬时功率输送，而所述第二阈值代表所述电源超过其最大允许平均功率输送；
其中，所述负载电路响应于所述节流信号而降低其活动水平，以便基于所调整的窗口的大小，如果所述电源能在所述最大允许瞬时功率附近工作更长的时间，则与所述电源能在所述最大允许瞬时功率附近工作更短的时间相比，所述第二比较器在时间上要更晚些执行。
CN201680029895.9A 2015-06-26 2016-05-25 具有每个活动加权和多个节流下降阈值的功率管理电路 Active CN107646106B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/751,846 2015-06-26
US14/751,846 US10073659B2 (en) 2015-06-26 2015-06-26 Power management circuit with per activity weighting and multiple throttle down thresholds
PCT/US2016/034071 WO2016209494A1 (en) 2015-06-26 2016-05-25 Power management circuit with per activity weighting and multiple throttle down thresholds

Publications (2)

Publication Number Publication Date
CN107646106A CN107646106A (zh) 2018-01-30
CN107646106B true CN107646106B (zh) 2022-03-08

Family

ID=57586067

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680029895.9A Active CN107646106B (zh) 2015-06-26 2016-05-25 具有每个活动加权和多个节流下降阈值的功率管理电路

Country Status (4)

Country Link
US (1) US10073659B2 (zh)
EP (1) EP3314365B1 (zh)
CN (1) CN107646106B (zh)
WO (1) WO2016209494A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10048738B2 (en) * 2016-03-03 2018-08-14 Intel Corporation Hierarchical autonomous capacitance management
US10459517B2 (en) 2017-03-31 2019-10-29 Qualcomm Incorporated System and methods for scheduling software tasks based on central processing unit power characteristics
US11231761B2 (en) * 2017-09-29 2022-01-25 Intel Corporation Power monitoring for a processing platform
US11466564B2 (en) * 2018-06-13 2022-10-11 Halliburton Energy Services, Inc. Systems and methods for downhole memory tool activation and control
US11216276B2 (en) * 2018-12-27 2022-01-04 Intel Corporation Controlling power state demotion in a processor
US11048323B2 (en) 2019-04-29 2021-06-29 Apple Inc. Power throttling in a multicore system
US11287865B2 (en) * 2019-06-14 2022-03-29 Microchip Technology Incorporated USB hub with integrated power and thermal management
US11586272B2 (en) * 2019-09-27 2023-02-21 Qualcomm Incorporated Power control based on performance modification through pulse modulation
CN111949100B (zh) * 2020-09-01 2023-02-28 深圳大普微电子科技有限公司 一种存储器的温控方法、装置、设备及存储介质
US20220413584A1 (en) * 2021-06-25 2022-12-29 Advanced Micro Devices, Inc. System and method for controlling power consumption in processor using interconnected event counters and weighted sum accumulators

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102597910A (zh) * 2009-09-09 2012-07-18 弗森-艾奥公司 存储设备中用于功率减小管理的装置、系统及方法
US8694719B2 (en) * 2011-06-24 2014-04-08 Sandisk Technologies Inc. Controller, storage device, and method for power throttling memory operations
TW201516649A (zh) * 2013-07-23 2015-05-01 Apple Inc 使用前饋電流控制的電源供應下降減少

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5752050A (en) 1994-10-04 1998-05-12 Intel Corporation Method and apparatus for managing power consumption of external devices for personal computers using a power management coordinator
US6470238B1 (en) * 1997-11-26 2002-10-22 Intel Corporation Method and apparatus to control device temperature
US5912839A (en) 1998-06-23 1999-06-15 Energy Conversion Devices, Inc. Universal memory element and method of programming same
US6496536B2 (en) * 1999-03-25 2002-12-17 Qualcomm, Incorporated System and method for estimating power
US6564328B1 (en) * 1999-12-23 2003-05-13 Intel Corporation Microprocessor with digital power throttle
US7096145B2 (en) 2002-01-02 2006-08-22 Intel Corporation Deterministic power-estimation for thermal control
US7475174B2 (en) 2004-03-17 2009-01-06 Super Talent Electronics, Inc. Flash / phase-change memory in multi-ring topology using serial-link packet interface
US7362705B2 (en) 2004-05-13 2008-04-22 International Business Machines Corporation Dynamic load-based credit distribution
US7590918B2 (en) 2004-09-10 2009-09-15 Ovonyx, Inc. Using a phase change memory as a high volume memory
US7430672B2 (en) 2004-10-27 2008-09-30 Intel Corporation Method and apparatus to monitor power consumption of processor
US7426649B2 (en) 2005-02-09 2008-09-16 International Business Machines Corporation Power management via DIMM read operation limiter
US20060248355A1 (en) 2005-04-27 2006-11-02 Thayer Larry J Power throttling system and method for a memory controller
US7596707B1 (en) * 2005-05-06 2009-09-29 Sun Microsystems, Inc. System and method for efficient power throttling in multiprocessor chip
US20070005922A1 (en) 2005-06-30 2007-01-04 Swaminathan Muthukumar P Fully buffered DIMM variable read latency
KR100670674B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 장치
US7560956B2 (en) * 2005-08-03 2009-07-14 Micron Technology, Inc. Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals
US7472292B2 (en) 2005-10-03 2008-12-30 Hewlett-Packard Development Company, L.P. System and method for throttling memory power consumption based on status of cover switch of a computer system
US7600078B1 (en) 2006-03-29 2009-10-06 Intel Corporation Speculatively performing read transactions
US7913147B2 (en) 2006-05-08 2011-03-22 Intel Corporation Method and apparatus for scrubbing memory
US7756053B2 (en) 2006-06-30 2010-07-13 Intel Corporation Memory agent with error hardware
US7493439B2 (en) 2006-08-01 2009-02-17 International Business Machines Corporation Systems and methods for providing performance monitoring in a memory system
US8051253B2 (en) 2006-09-28 2011-11-01 Virident Systems, Inc. Systems and apparatus with programmable memory control for heterogeneous main memory
US7681054B2 (en) 2006-10-03 2010-03-16 International Business Machines Corporation Processing performance improvement using activity factor headroom
WO2008131058A2 (en) 2007-04-17 2008-10-30 Rambus Inc. Hybrid volatile and non-volatile memory device
US20080270811A1 (en) 2007-04-26 2008-10-30 Super Talent Electronics Inc. Fast Suspend-Resume of Computer Motherboard Using Phase-Change Memory
WO2008139441A2 (en) 2007-05-12 2008-11-20 Anobit Technologies Ltd. Memory device with internal signal processing unit
CN101075999B (zh) * 2007-05-31 2011-06-29 西安电子科技大学 室内ofdm系统toa训练符号构建及toa估计方法与装置
US8041521B2 (en) 2007-11-28 2011-10-18 International Business Machines Corporation Estimating power consumption of computing components configured in a computing system
US8719606B2 (en) 2008-03-31 2014-05-06 Intel Corporation Optimizing performance and power consumption during memory power down state
US20090313416A1 (en) 2008-06-16 2009-12-17 George Wayne Nation Computer main memory incorporating volatile and non-volatile memory
US8230238B2 (en) 2008-08-25 2012-07-24 International Business Machines Corporation Estimating power consumption in a computing environment
JP5231149B2 (ja) * 2008-09-25 2013-07-10 株式会社ジャムコ 電源周波数変換器
US8549329B2 (en) 2008-12-31 2013-10-01 Intel Corporation System power management using memory throttle signal
US8190930B2 (en) * 2009-03-30 2012-05-29 Intel Corporation Methods and apparatuses for controlling thread contention
US8331857B2 (en) 2009-05-13 2012-12-11 Micron Technology, Inc. Wireless interface to program phase-change memories
US8250282B2 (en) 2009-05-14 2012-08-21 Micron Technology, Inc. PCM memories for storage bus interfaces
US8504759B2 (en) 2009-05-26 2013-08-06 Micron Technology, Inc. Method and devices for controlling power loss
US20100306453A1 (en) 2009-06-02 2010-12-02 Edward Doller Method for operating a portion of an executable program in an executable non-volatile memory
US9123409B2 (en) 2009-06-11 2015-09-01 Micron Technology, Inc. Memory device for a hierarchical memory architecture
US8335123B2 (en) * 2009-11-20 2012-12-18 Sandisk Technologies Inc. Power management of memory systems
US8914568B2 (en) 2009-12-23 2014-12-16 Intel Corporation Hybrid memory architectures
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US20110208900A1 (en) 2010-02-23 2011-08-25 Ocz Technology Group, Inc. Methods and systems utilizing nonvolatile memory in a computer system main memory
KR20110131781A (ko) 2010-05-31 2011-12-07 삼성전자주식회사 위치정보의 정확도 확인방법 및 장치
US8412479B2 (en) 2010-06-29 2013-04-02 Intel Corporation Memory power estimation by means of calibrated weights and activity counters
US8838935B2 (en) 2010-09-24 2014-09-16 Intel Corporation Apparatus, method, and system for implementing micro page tables
US8649212B2 (en) 2010-09-24 2014-02-11 Intel Corporation Method, apparatus and system to determine access information for a phase change memory
US8612676B2 (en) 2010-12-22 2013-12-17 Intel Corporation Two-level system main memory
US8462577B2 (en) 2011-03-18 2013-06-11 Intel Corporation Single transistor driver for address lines in a phase change memory and switch (PCMS) array
US8462537B2 (en) 2011-03-21 2013-06-11 Intel Corporation Method and apparatus to reset a phase change memory and switch (PCMS) memory cell
US8635483B2 (en) * 2011-04-05 2014-01-21 International Business Machines Corporation Dynamically tune power proxy architectures
US8607089B2 (en) 2011-05-19 2013-12-10 Intel Corporation Interface for storage device access over memory bus
US8605531B2 (en) 2011-06-20 2013-12-10 Intel Corporation Fast verify for phase change memory with switch
US8463948B1 (en) 2011-07-01 2013-06-11 Intel Corporation Method, apparatus and system for determining an identifier of a volume of memory
CN103946812B (zh) 2011-09-30 2017-06-09 英特尔公司 用于实现多级别存储器分级体系的设备和方法
EP2761467B1 (en) 2011-09-30 2019-10-23 Intel Corporation Generation of far memory access signals based on usage statistic tracking
US9298606B2 (en) 2011-09-30 2016-03-29 Intel Corporation Statistical wear leveling for non-volatile system memory
EP2761480A4 (en) 2011-09-30 2015-06-24 Intel Corp APPARATUS AND METHOD FOR IMPLEMENTING MULTINIVE MEMORY HIERARCHY ON COMMON MEMORY CHANNELS
WO2013048493A1 (en) 2011-09-30 2013-04-04 Intel Corporation Memory channel that supports near memory and far memory access
EP2761465B1 (en) 2011-09-30 2022-02-09 Intel Corporation Autonomous initialization of non-volatile random access memory in a computer system
CN107608910B (zh) 2011-09-30 2021-07-02 英特尔公司 用于实现具有不同操作模式的多级存储器分级结构的设备和方法
EP2761469B1 (en) 2011-09-30 2019-11-13 Intel Corporation Non-volatile random access memory (nvram) as a replacement for traditional mass storage
WO2013048491A1 (en) 2011-09-30 2013-04-04 Intel Corporation Apparatus, method and system that stores bios in non-volatile random access memory
EP2761468B1 (en) 2011-09-30 2019-12-11 Intel Corporation Platform storage hierarchy with non-volatile random access memory having configurable partitions
US9417684B2 (en) 2011-12-22 2016-08-16 Intel Corporation Mechanism for facilitating power and performance management of non-volatile memory in computing devices
US9530461B2 (en) 2012-06-29 2016-12-27 Intel Corporation Architectures and techniques for providing low-power storage mechanisms
US8935578B2 (en) 2012-09-29 2015-01-13 Intel Corporation Method and apparatus for optimizing power and latency on a link
US20140359196A1 (en) 2013-05-31 2014-12-04 Daniel J. Ragland On-the-fly performance adjustment for solid state storage devices
US9568978B2 (en) 2013-09-26 2017-02-14 Intel Corporation Controlling power consumption in processor-based systems and components thereof
US9921633B2 (en) 2014-08-22 2018-03-20 Intel Corporation Power aware job scheduler and manager for a data processing system
US9588823B2 (en) 2014-12-24 2017-03-07 Intel Corporation Adjustment of execution of tasks

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102597910A (zh) * 2009-09-09 2012-07-18 弗森-艾奥公司 存储设备中用于功率减小管理的装置、系统及方法
US8694719B2 (en) * 2011-06-24 2014-04-08 Sandisk Technologies Inc. Controller, storage device, and method for power throttling memory operations
TW201516649A (zh) * 2013-07-23 2015-05-01 Apple Inc 使用前饋電流控制的電源供應下降減少

Also Published As

Publication number Publication date
US20160378172A1 (en) 2016-12-29
US10073659B2 (en) 2018-09-11
EP3314365A1 (en) 2018-05-02
CN107646106A (zh) 2018-01-30
EP3314365A4 (en) 2019-02-27
EP3314365B1 (en) 2020-04-01
WO2016209494A1 (en) 2016-12-29

Similar Documents

Publication Publication Date Title
CN107646106B (zh) 具有每个活动加权和多个节流下降阈值的功率管理电路
JP5985708B2 (ja) マルチコアプロセッサにおける電力消費の管理
TWI512474B (zh) 電子系統及頻寬管理之方法
US9229525B2 (en) Adaptive latency tolerance for power management of memory bus interfaces
KR101526051B1 (ko) 열적 제어 장치 및 방법론
US8769318B2 (en) Asynchronous management of access requests to control power consumption
US9575677B2 (en) Storage system power management using controlled execution of pending memory commands
US10359822B2 (en) System and method for controlling power consumption
TWI598882B (zh) 用於具有非揮發性記憶體之一系統的電力預算的動態分配
CN104508593B (zh) 在处理器中执行跨域热控制
US9746902B2 (en) System-on-chip including multi-core processor and dynamic power management method thereof
US20130262894A1 (en) System-on-chip, electronic system including same, and method controlling same
CN105308571A (zh) 基于活动处理器的动态电压和频率管理
TW201229743A (en) Methods and systems for dynamically controlling operations in a non-volatile memory to limit power consumption
CN107408018B (zh) 用于在固态驱动器中适应垃圾收集资源分配的机制
US11775036B2 (en) Enhanced power management for support of priority system events
US20080162951A1 (en) System having a memory voltage controller and method therefor
US10838884B1 (en) Memory access quality-of-service reallocation
KR20200137981A (ko) 하드 기입 스로틀 다운을 갖는 nvram 메모리 모듈
US20140223077A1 (en) Memory system
US20220317749A1 (en) Method and apparatus for low level utilization of excess power within a data center
KR20140021283A (ko) 다중 ｄｖｆｓ 정책을 이용한 ｓｏｃ 및 이의 동작 방법
CN116126214A (zh) 存储器控制器和包括其的存储器系统的操作方法
US11768531B2 (en) Power management for storage controllers
WO2016064554A1 (en) Storage system power management using controlled execution of pending memory commands

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant