CN107623654A - 一种基于FPGA的高速16apsk信号的位定时同步方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的高速16apsk信号的位定时同步方法。该位同步方法是在对中频输入信号进行高速并行采样、并行数字下变频及并行匹配滤波的基础上进行的，其通过并行定时误差估计、并行插值等步骤完成。本发明已成功应用在码速率为800Mbps的16apsk调制解器中。

Description

一种基于FPGA的高速16apsk信号的位定时同步方法
技术领域
本发明涉及无线电测控和通信领域中一种基于FPGA的16apsk信号的位定时同步方法，该方法对16apsk调制方式在卫星通信、航空测控等领域的应用具有重要意义。
背景技术
随着信息技术、通信技术的快速发展及航空、航天技术的进步，人们对信息量的需求也越来越大，各个领域对信息量及信息的传输速率提出了越来越高的要求，因此，在带宽资源受限的今天，如APSK等高阶调制方式发挥的作用越来越明显，DVB-S2系统已经采用16/32-APSK信号作为它的一种重要调制方式。位定时同步是通信系统收发两端进行正确通信的关键技术之一，同步的好坏将直接影响通信系统的抗误码性能，常用的方法有两类：利用辅助信息法和自同步法(包括Gardner法和平方法)。16apsk作为一种变幅调制方式，在高速数传时更易受收发系统时钟频差的影响，位同步的好坏将直接影响系统的性能。
发明内容
本发明要解决的技术问题在于解决上述背景技术中采用16apsk调制解调体制，接收端位定时同步问题，提出一种基于FPGA的码速率为800Mbps的16apsk信号的载波同步方法。本发明具有收敛速度快、精度高、复杂度低、易于工程实现等特点。
本发明所要解决的技术问题由以下技术方案实现：
一种基于FPGA的高速16apsk信号的位定时同步方法，包括以下步骤：
(1)对中频16apsk信号进行高速A/D并行采样，得到16路采样信号并同步至FPGA的全局时钟上；
(2)设计16路并行NCO，将16路并行NCO输出信号分别与16路采样信号一一对应进行数字下混频以及低通滤波，得到16路并行I、Q基带信号；
(3)对步骤(2)得到的16路并行I、Q基带信号分别进行2倍降采样、匹配滤波以及并串转换，得到4倍符号速率4路并行的I、Q基带信号；
(4)对步骤(3)得到的4路并行的I、Q基带信号分别进行4路并行位定时同步，输出位同步信号和码速率时钟。
其中，步骤(4)包括以下步骤：
(401)基于O&M算法对4路并行的I、Q基带信号分别进行四路并行定时误差估计，得到插值输出位置和相对位置，并对4路并行的I、Q基带信号进行相应的时延；
(402)根据插值输出位置和相对位置采用线性插值对时延后的四路并行的I、Q基带信号进行线性插值，得到两路数据和两个使能；
(403)将步骤(402)得到的两路数据和两个使能进行缓冲合并，得到两路数据和一个使能；
(404)利用FIFO，根据两路数据和一个使能以及DDS的反馈时钟输出位同步信号；
(405)依据FIFO的半满标志，选择需要输出的48位频率控制字；
(406)利用DDS，依据48位频率控制字及DDS本身的更新标志，得到恢复的码速率时钟。
本发明与背景技术相比具有如下优点：
1.本发明复杂度低、适于现有硬件水平实现；
2.本发明采用前馈结构，收敛速度快。
附图说明
图1是本发明原理方框图。
图1中输入信号为中频模拟信号，1为A/D转换模块，2为正交数字下变频模块，3为采样率变换与匹配滤波模块，4为位同步模块。
图2是本发明位定时同步原理框图。
图2中5为并行数据延时模块，6为并行定时误差估计模块，7为并行插值模块，8为数据缓冲合并模块，9为FIFO模块，10为频率控制字调节模块，11为DDS模块。
具体实施方式
下面，结合图1和图2具体实施例对本发明作进一步说明。
本发明包括以下步骤：
(1)对中频16apsk信号进行高速A/D并行采样，得到16路采样信号并同步至FPGA的全局时钟上；
(2)设计16路并行NCO，将16路并行NCO输出信号分别与16路采样信号一一对应进行数字下混频以及低通滤波，得到16路并行I、Q基带信号；
(3)对步骤(2)得到的16路并行I、Q基带信号分别进行2倍降采样、匹配滤波以及并串转换，得到4倍符号速率4路并行的I、Q基带信号；
(4)对步骤(3)得到的4路并行的I、Q基带信号分别进行4路并行位定时同步，输出位同步信号和码速率时钟。
其中，步骤(4)包括以下步骤：
(401)基于O&M算法对4路并行的I、Q基带信号分别进行四路并行定时误差估计，得到插值输出位置和相对位置，并对4路并行的I、Q基带信号进行相应的时延；
(402)根据插值输出位置和相对位置采用线性插值对时延后的四路并行的I、Q基带信号进行线性插值，得到两路数据和两个使能；
(403)将步骤(402)得到的两路数据和两个使能进行缓冲合并，得到两路数据和一个使能；
(404)利用FIFO，根据两路数据和一个使能以及DDS的反馈时钟输出位同步信号；
(405)依据FIFO的半满标志，选择需要输出的48位频率控制字；
(406)利用DDS，依据48位频率控制字及DDS本身的更新标志，得到恢复的码速率时钟。
具体实施例如下：
如图1，一种基于FPGA的高速16apsk信号的位定时同步方法，包括以下步骤：
(1)A/D转换模块对接收到的中频16apsk信号进行高速A/D并行采样，采取源同步设计，调整时钟与数据的相对时延，保证时钟的最佳采样，并将采样后的16路信号同步至FPGA的全局时钟上，信号位宽10位；
(2)设计16路并行NCO，正交数字下变频模块将16路并行NCO输出信号分别与16路采样信号一一对应进行数字下混频以及16路并行、32阶低通滤波，得到16路并行I、Q基带信号，位宽12位；
(3)采样率变换与匹配滤波模块对步骤(2)的16路并行I、Q基带信号进行2倍降采样以及4路并行、24阶匹配滤波及并串转换得到4倍符号速率4路并行的I、Q基带信号，位宽12位；
(4)位同步模块对步骤(3)得到的4路并行的I、Q基带信号进行4路并行位定时同步，输出位同步信号和码速率时钟，位宽12位；
如图2，步骤(4)具体步骤如下：
(401)并行数据延时及并行定时相位误差估计：并行数据延时模块依据计算延时，利用移位寄存器对4路并行的I、Q基带信号进行延时；并行定时误差估计模块基于O&M算法对4路并行的I、Q基带信号分别进行四路并行定时误差估计，得到插值输出位置和相对位置，并对4路并行的I、Q基带信号进行相应的时延；
定时相位误差估计计算公式可表示为：
其中L分段符号长度，N为N倍过采样，m为第m段信号，rk为I、Q基带信号，Xm为第m段信号的FFT值，εm为第m段信号的定时相位误差。
在本发明中L＝1024，N＝4，则并行定时相位误差估计实现步骤如下：
●并行计算4路I、Q基带信号的幅值的平方，分别为abs0，abs1，abs2，abs3，位宽保留16位；
●由于N＝4，每个采样时钟下的累加值为：
I支路：abs0-abs2，位宽保留16位；
Q支路：abs3-abs1，位宽保留16位；
●计算1024个时钟累加值，即FFT结果，位宽取16位；
●将FFT值通过CORDIC算法，计算归一化的相位，位宽16位；
●相位值乘以-1，并右移1位即得到定时相位误差；
●由定时相位误差换算插值输出位置mk和相对位置μk，具体如下：
(402)并行插值：考虑FPGA实现的复杂度，并行插值模块采用线性插值即x＝(1-μk)x0+μkx1实现插值，其中x0和x1为选取的I、Q基带信号，μk为相对位置，x为插值输出，对于采样率为4倍符号速率的线性插值器，在误码率为10-6时，相对拉格朗日插值，性能损失仅为0.05dB，对系统性能几乎没有影响。由于是4路并行输入，插值的关键是选取其中哪两个点进行线性插值。FPGA实现方法如下：
●每个时钟下，将输入4路并行的I、Q基带信号及mk，μk缓存两次，得到r0k-2，r1k-2，r2k-2，r3k-2，r0k-1，r1k-1，r2k-1，r3k-1，r0k，r1k，r2k，r3k，mk-1，μk-1，mk，μk；
●依据收端采样周期与码元周期的关系(大于、等于或小于)以及mk-1、mk的值，共有12种插值输出的情况，包含两种特殊情况：无插值输出和两插值输出，为适应这两种特殊情况，插值输出有两组数据，并伴有两个使能。采用状态机实现插值位置选择。输出两路数据及两个使能。
(403)数据缓冲合并模块将步骤(402)两路输出数据及两个使能进行缓冲合并，得到两路输出数据一个使能；
(404)FIFO模块的写时钟、数据以及写使能分别来自步骤(403)时钟、数据以及使能。读时钟为DDS模块的反馈时钟；FIFO模块输出一个半满标志给频率控制字调节模块，FIFO模块的输出即为位定时同步后的位同步信号；
(405)频率控制字调节模块依据FIFO的半满标志，选择需要输出的48位频率控制字。
(406)DDS模块依据步骤(405)输出的48位频率控制字及本身的更新标志，输出恢复的码速率时钟并输出反馈时钟至FIFO模块。
除上述实施步骤外，本发明还可以有其他实施方式，且不限于本发明的步骤顺序。凡采用等同替换或等效变换形式的技术方案，均落在本发明要求的保护范围。

Claims (2)

1.一种基于FPGA的高速16apsk信号的位定时同步方法，其特征在于，包括以下步骤：
(1)对中频16apsk信号进行高速A/D并行采样，得到16路采样信号并同步至FPGA的全局时钟上；
(2)设计16路并行NCO，将16路并行NCO输出信号分别与16路采样信号一一对应进行数字下混频以及低通滤波，得到16路并行I、Q基带信号；
(3)对步骤(2)得到的16路并行I、Q基带信号分别进行2倍降采样、匹配滤波以及并串转换，得到4倍符号速率4路并行的I、Q基带信号；
(4)对步骤(3)得到的4路并行的I、Q基带信号分别进行4路并行位定时同步，输出位同步信号和码速率时钟。
2.根据权利要求1所述的一种基于FPGA的高速16apsk信号的位定时同步方法，其特征在于，步骤(4)包括以下步骤：
(401)基于O&M算法对4路并行的I、Q基带信号分别进行四路并行定时误差估计，得到插值输出位置和相对位置，并对4路并行的I、Q基带信号进行相应的时延；
(402)根据插值输出位置和相对位置采用线性插值对时延后的四路并行的I、Q基带信号分别进行线性插值，得到两路数据和两个使能；
(403)将步骤(402)得到的两路数据和两个使能进行缓冲合并，得到两路数据和一个使能；
(404)利用FIFO，根据两路数据和一个使能以及DDS的反馈时钟输出位同步信号；
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