CN107566113A - 3des对称加解密方法、系统及计算机可读存储介质 - Google Patents

Abstract

本发明公开了一种面向CPU+FPGA异构加速平台的3DES对称加解密方法、系统及计算机可读存储介质，该方法包括：主机端将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；FPGA端根据参数信息，对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至DDR内存；主机端从DDR内存获取加密密文数据或解密明文数据；本发明通过利用FPGA端对3DES对称加密和解密的核心算法的性能加速，提高3DES对称加密和解密的执行性能，有效改善了3DES对称加密和解密的实现效率，减少了开发周期和成本。

Description

3DES对称加解密方法、系统及计算机可读存储介质

技术领域

本发明涉及可重构计算技术领域，特别涉及一种面向CPU+FPGA异构加速平台的3DES对称加解密方法、系统及计算机可读存储介质。

背景技术

随着信息时代数据量的暴增，信息和数据的隐私安全成为各商业领域内最有价值的资产。各商业公司会对自己领域内的数据从系统准入到数据读取都会做严格的信息保护。数据加密就是对信息进行保护的一种有效手段，能够阻止非授权用户的读取和传播。

对称加密算法是应用较早的加密算法，技术成熟。在对称加密算法中，数据发信方将明文(原始数据)和加密密钥一起经过特殊加密算法处理后，使其变成复杂的加密密文发送出去。收信方收到密文后，若想解读原文，则需要使用加密用过的密钥及相同算法的逆算法对密文进行解密，才能使其恢复成可读明文。在对称加密算法中，使用的密钥只有一个，发收信双方都使用这个密钥对数据进行加密和解密，这就要求解密方事先必须知道加密密钥。

3DES(TripleData Encryption Standard，3层数据加密标准)是DES(数据加密标准)向AES(Advanced Encryption Standard，高级加密标准)过渡的加密算法，它使用3条56位的密钥对数据进行三次加密。是DES的一个更安全的变形。它以DES为基本模块，通过组合分组方法设计出分组加密算法。比起最初的DES，3DES更为安全。3DES使用两个密钥，执行三次DES算法，加密的过程是加密-解密-加密，解密的过程是解密-加密-解密。

现有技术中，对数据的加密和解密过程需要一定的计算资源，尤其是在数据暴增、响应时间有限的条件下，能够以最快的速度满足用户对数据的存取响应成为一项严峻的挑战。因此，如何提高3DES对称加密和解密的速度，是现今急需解决的问题。

发明内容

本发明的目的是提供一种面向CPU+FPGA异构加速平台的3DES对称加解密方法、系统及计算机可读存储介质，以利用FPGA(Field-Programmable Gate Array，现场可编程门阵列)对3DES对称加密和解密的核心算法的性能加速，提高3DES对称加密和解密的执行性能。

为解决上述技术问题，本发明提供一种面向CPU+FPGA异构加速平台的3DES对称加解密方法，包括：

主机端将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；其中，所述待加密数据集包括分组的明文数据和加密密钥数据，所述待解密数据集包括分组的密文数据和解密密钥数据；

所述FPGA端根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至所述DDR内存；

所述主机端从所述DDR内存获取所述加密密文数据或所述解密明文数据。

可选的，所述FPGA端根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，包括：

所述FPGA端利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算。

可选的，所述FPGA端利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，包括：

所述FPGA端将所述待加密数据集从所述DDR内存批量读取至片上缓存；

对分组的所述明文数据进行并行和流水化的迭代混淆和扩散操作，获取所述加密密文数据。

可选的，该方法还包括：

所述主机端创建与所述FPGA端进行数据通信的缓存，并将所述缓存存放在所述DDR内存上。

本发明还提供了一种面向CPU+FPGA异构加速平台的3DES对称加解密系统，包括：

主机端，用于将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；从所述DDR内存获取加密密文数据或解密明文数据；其中，所述待加密数据集包括明文数据和加密密钥数据，所述待解密数据集包括密文数据和解密密钥数据；

所述FPGA端，用于根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，并将获取的所述加密密文数据或所述解密明文数据存储至所述DDR内存。

可选的，所述FPGA端具体用于利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算。

可选的，所述主机端还用于创建与所述FPGA端进行数据通信的缓存，并将所述缓存存放在所述DDR内存上。

此外，本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述任一项所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法的步骤。

本发明所提供的一种面向CPU+FPGA异构加速平台的3DES对称加解密方法，包括：主机端将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；其中，待加密数据集包括分组的明文数据和加密密钥数据，待解密数据集包括分组的密文数据和解密密钥数据；FPGA端根据参数信息，对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至DDR内存；主机端从DDR内存获取加密密文数据或解密明文数据；

可见，本发明通过FPGA端根据参数信息，对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至DDR内存，可以利用FPGA端对3DES对称加密和解密的核心算法的性能加速，提高3DES对称加密和解密的执行性能，有效改善了3DES对称加密和解密的实现效率，减少了开发周期和成本。此外，本发明还提供了一种面向CPU+FPGA异构加速平台的3DES对称加解密系统及计算机可读存储介质，同样具有上述有益效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例所提供的一种面向CPU+FPGA异构加速平台的3DES对称加解密方法的流程图；

图2为本发明实施例所提供的一种面向CPU+FPGA异构加速平台的3DES对称加解密方法的实现示意图；

图3为本发明实施例所提供的一种面向CPU+FPGA异构加速平台的3DES对称加解密系统的结构图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参考图1，图1为本发明实施例所提供的一种面向CPU+FPGA异构加速平台的3DES对称加解密方法的流程图。该方法可以包括：

步骤101：主机端将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；其中，待加密数据集包括分组的明文数据和加密密钥数据，待解密数据集包括分组的密文数据和解密密钥数据。

其中，本步骤的目的可以为主机端(CPU)将需要进行3DES对称加密计算的待加密数据集或需要进行3DES对称解密计算的待解密数据集传输到FPGA板卡上的DDR内存，并设置FPGA端对待加密数据集进行3DES对称加密计算或对待解密数据集进行3DES对称解密计算所需的参数信息。对于主机端(CPU)进行本步骤的具体方式，可以执行由GCC编译器对OpenCL(Open Computing Language，开放式计算语言)语言描述的主机端程序进行编译生成的可执行程序文件，也可以执行由其他编译器对其他语言描述的主机端程序进行编译生成的可执行程序文件。只要可以达到本步骤的目的，本实施例对此不做任何限制。

可以理解的是，本步骤中的FPGA板卡的DDR内存，可以为主机端与FPGA端进行数据通信的缓存(Buffer)。如主机端与FPGA端之间采用PCI-E接口连接，进行数据通信，可以采用FPGA端所在的FPGA板卡上的DDR内存作为数据缓存。也就是说，本步骤之前还可以包括主机端创建与FPGA端进行数据通信的缓存，并将缓存存放在DDR内存上的步骤。对于缓存存放的DDR内存的具体存放位置，可以由设计人员自行设置，如可以存放在FPGA板卡上的DDR3内存，也就是，采用DDR3内存作为数据缓存。本实施例对此不做任何限制。

需要说明的是，本步骤中的待加密数据集中可以包括填充并分组的明文数据和对应密钥生成的加密密钥数据，还可以包括其他参与运算的数据集，只要FPGA端可以对待加密数据集进行3DES对称加密计算，对于待加密数据集的具体内容，可以由设计人员自行设置，本实施例对此不做任何限制。对应的，本步骤中的待解密数据集可以与待加密数据集对应设置，在此不再赘述。具体的，本步骤之前还可以包括主机端填充并分组明文数据和利用对应密钥生成加密密钥数据的步骤，本实施例对此同样不做任何限制。

具体的，本步骤中设置的FPGA端运行所需的参数信息，可以由设计人员根据FPGA端进行的3DES对称解密计算或3DES对称加密计算应进行设置，如参数信息可以包括存放待加密数据集或待解密数据集的缓存大小、FPGA端的信息和数据写入与读出及FPGA端进行的3DES对称解密计算或3DES对称加密计算的过程。只要可以保证FPGA端可以根据参数信息，对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算，本实施例对此不做任何限制。对应的，主机端可以将参数信息发送至FPGA端的片上缓存，方便FPGA端对参数信息的调用。

可以理解的是，本实施例所提供的方法以利用FPGA端对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算为例进行的展示，因此，本步骤中主机端可以将待加密数据集或待解密数据集发送到FPGA板卡的DDR内存。主机端还可以将待加密数据集和待解密数据集共同发送到FPGA板卡的DDR内存，利用FPGA端同时对待加密数据集进行3DES对称加密计算和对待解密数据集进行3DES对称解密计算。本实施例对此不做任何限制。

步骤102：FPGA端根据参数信息，对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至DDR内存。

其中，本步骤的目的可以为利用FPGA端对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算。对于FPGA端对进行3DES对称加密计算或3DES对称解密计算的具体方式，可以为执行由AOC(Altera SDK for OpenCL，高层次综合工具)工具对OpenCL语言描述的3DES对称加解密内核(kernel)进行编译生成的AOCX文件，也可以执行由其他工具对其他语言描述的3DES对称加解密内核进行编译生成的FPGA端可执行的文件。只要可以达到本步骤的目的，本实施例对此不做任何限制。

可以理解的是，由于3DES对称加解密算法中采用的是分组形式进行加密和解密，并通过流水迭代进行混淆和扩散，这非常适合于FPGA端的并行和流水化的加速处理。因此，可以如图2所示，将3DES对称加解密算法中的加密核心算法和/或解密核心算法运用OpenCL语言描述实现3DES对称加解密内核(kernel)，本步骤可以为FPGA端利用OpenCL语言实现的3DES对称加解密内核，根据参数信息对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算。也就是，FPGA端执行由AOC对3DES对称加解密内核自动化映射生成的比特流(AOCX文件)，根据参数信息对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算。

具体的，由于FPGA端可以很容易实现细粒化并行，可以将3DES对称加解密算法运算过程中的迭代混淆和扩散操作进行改进，通过并行流水的优化方式提高计算的并行度，从而改善计算时的吞吐率性能。也就说，本步骤中根据参数信息对待加密数据集进行3DES对称加密计算的过程，可以为FPGA端将待加密数据集从DDR内存批量读取至片上缓存；对分组的明文数据进行并行和流水化的迭代混淆和扩散操作(初始置换和逆置换)，获取加密密文数据。对应的，本步骤中根据参数信息对待解密数据集进行3DES对称解密计算的过程，可以为FPGA端将待解密数据集从DDR内存批量读取至片上缓存；对分组的密文数据进行并行和流水化的迭代混淆和扩散操作(初始置换和逆置换)，获取解密名文数据。

步骤103：主机端从DDR内存获取加密密文数据或解密明文数据。

其中，本步骤的目的可以为主机端从FPGA板卡上的DDR内存读取FPGA端对待加密数据集进行3DES对称加密计算得到的加密密文数据，或对待解密数据集进行3DES对称解密计算得到的解密明文数据，对于主机端进行本步骤的具体方式，可以执行由GCC编译器对OpenCL(Open Computing Language，开放式计算语言)语言描述的主机端程序进行编译生成的可执行程序文件，也可以执行由其他编译器对其他语言描述的主机端程序进行编译生成的可执行程序文件。只要可以达到本步骤的目的，本实施例对此不做任何限制。

可以理解的是，本实施例所提供的方法中主机端写入待处理数据的DDR内存和读取计算结果数据的DDR内存，可以为FPGA板卡上的同一DDR内存，也可以为FPGA板卡上的两个不同的DDR内存。本实施例对此不做任何限制。

具体的，本实施例所提供的方法还可以包括主机端与FPGA端进行信息交互的过程，如主机端可以在步骤101之后，可以向FPGA端发送启动信号，以提示FPGA端进行步骤102的操作；FPGA端在步骤102之后，可以向主机端发送完成信号，以提示主机端从DDR内存获取加密密文数据或解密明文数据。对于主机端与FPGA端具体的信息交互过程，可以由设计人员根据实用场景和用户需求自行设置，本实施例对此不做任何限制。

本实施例中，本发明实施例通过FPGA端根据参数信息，对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至DDR内存，可以利用FPGA端对3DES对称加密和解密的核心算法的性能加速，提高3DES对称加密和解密的执行性能，有效改善了3DES对称加密和解密的实现效率，减少了开发周期和成本。

请参考图3，图3为本发明实施例所提供的一种面向CPU+FPGA异构加速平台的3DES对称加解密系统的结构图。该系统可以包括：

主机端100，用于将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端200运行所需的参数信息；从DDR内存获取加密密文数据或解密明文数据；其中，待加密数据集包括明文数据和加密密钥数据，待解密数据集包括密文数据和解密密钥数据；

FPGA端200，用于根据参数信息，对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至DDR内存。

可选的，FPGA端200具体可以用于利用OpenCL语言实现的3DES对称加解密内核，根据参数信息对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算。

可选的，FPGA端200具体可以用于将待加密数据集从DDR内存批量读取至片上缓存；对分组的明文数据进行并行和流水化的迭代混淆和扩散操作，获取加密密文数据.

可选的，主机端100还可以用于创建与FPGA端进行数据通信的缓存，并将缓存存放在DDR内存上。

本实施例中，本发明实施例通过FPGA端200根据参数信息，对待加密数据集进行3DES对称加密计算，或对待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至DDR内存，可以利用FPGA端200对3DES对称加密和解密的核心算法的性能加速，提高3DES对称加密和解密的执行性能，有效改善了3DES对称加密和解密的实现效率，减少了开发周期和成本。

本发明实施例还提供了一种计算机可读存储介质，其上存有计算机程序，该计算机程序被执行时可以实现上述实施例所提供的面向CPU+FPGA异构加速平台的3DES对称加解密方法的步骤。该存储介质可以包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统及计算机可读存储介质而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上对本发明所提供的面向CPU+FPGA异构加速平台的3DES对称加解密方法、系统及计算机可读存储介质进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (8)

1.一种面向CPU+FPGA异构加速平台的3DES对称加解密方法，其特征在于，包括：

主机端将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；其中，所述待加密数据集包括分组的明文数据和加密密钥数据，所述待解密数据集包括分组的密文数据和解密密钥数据；

所述FPGA端根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至所述DDR内存；

所述主机端从所述DDR内存获取所述加密密文数据或所述解密明文数据。

2.根据权利要求1所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法，其特征在于，所述FPGA端根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，包括：

所述FPGA端利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算。

3.根据权利要求2所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法，其特征在于，所述FPGA端利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，包括：

所述FPGA端将所述待加密数据集从所述DDR内存批量读取至片上缓存；

对分组的所述明文数据进行并行和流水化的迭代混淆和扩散操作，获取所述加密密文数据。

4.根据权利要求1至3任一项所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法，其特征在于，还包括：

所述主机端创建与所述FPGA端进行数据通信的缓存，并将所述缓存存放在所述DDR内存上。

5.一种面向CPU+FPGA异构加速平台的3DES对称加解密系统，其特征在于，包括：

主机端，用于将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；从所述DDR内存获取加密密文数据或解密明文数据；其中，所述待加密数据集包括明文数据和加密密钥数据，所述待解密数据集包括密文数据和解密密钥数据；

所述FPGA端，用于根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，并将获取的所述加密密文数据或所述解密明文数据存储至所述DDR内存。

6.根据权利要求5所述的面向CPU+FPGA异构加速平台的3DES对称加解密系统，其特征在于，所述FPGA端具体用于利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算。

7.根据权利要求5或6所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法，其特征在于，所述主机端还用于创建与所述FPGA端进行数据通信的缓存，并将所述缓存存放在所述DDR内存上。

8.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至4任一项所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法的步骤。